行业新闻：Credo发布新品；支持PCIe 6.0/7.0、CXL 3.X 的Retimer芯片及PCIe版AEC|pcie|serdes|信号|控制器|数据包|行业新闻

Credo Technology Group Holding Ltd（纳斯达克股票代码：CRDO）是一家致力于提供安全、高速连接解决方案的创新型企业，随着数据基础设施市场的快速发展，数据传输速率和带宽需求也不断攀升，Credo的产品以其卓越的表现，满足了上述市场对高带宽，高能效解决方案的需求。在刚刚闭幕的2024 OCP（Open Compute Project，开放计算项目）全球峰会期间，Credo 重磅发布三款基于PCIe连接技术的新品：

Toucan – PCIe 6.0/CXL 3.x芯片，

Magpie --PCIe 7.0/CXL 4.x Retimer 芯片，

以及OSFP-XD 16x64GT/s（1Tb）PCIe6/CXL HiWire AEC。

Credo 的PCIe 产品副总裁Phil Kumin表示道：“伴随着Toucan – PCIe 6.0 Retimer及Magpie PCIe 7.0 Retimer两款新品的发布，Credo也一同将其在高速连接领域的领导地位覆盖到新的品类。我们的产品基于成熟的工艺节点而设计，所以相较于竞争对手，我们在成本上有很大的优势。此外，Credo的SerDes技术早已在行业第一梯队的参考设计平台上的得到评估验证，Credo很有信心，可以抓住伴随着数据传输量不断攀升，AI行业向PCIe 7.0技术演变的市场机会。”

Intel数据中心平台及AI部门首席接口与标准架构师、Intel高级研究员Debendra Das Sharma博士表示：“随着PCIe速率攀升至64GT/s及128GT/s，Retimer作为关键组件的重要性也逐渐增加，作为PCIe技术的领导者，我们认同并赞赏Credo在其PCIe 6.0/CXL 3.x以及PCIe 7.0/CXL 4.x retimer产品上的研发投入，我们很高兴能够和Credo在流片前进行了联合模拟验证。

Credo Toucan PCIe 6.0/CXL 3.x retimer芯片设计采用TSMC 7nm制造工艺，可于2024年4季度开始供样。Toucan 提供完整的DSP SerDes以支持最多可达43dB的PAM4 PCIe传输，包括嵌入式逻辑分析器在内的增强的诊断工具， 16条通道总功率为11W。Credo Magpie PCIe 7.0/CXL 4.x retimer芯片计划将于 2025 年下半年开始供样。

关于Credo

我们的使命是不断突破数据基础设施市场中每个有线连接的带宽壁垒，提供高速连接解决方案。Credo是提供安全、高速连接解决方案的创新者。随着整个数据基础设施市场对数据速率和相应带宽需求呈指数级增长，Credo的解决方案可提供更低的功耗和更高的成本效用。Credo的创新在缓解系统带宽瓶颈的同时，降低了系统的功耗、提升了系统的安全性和可靠性。Credo的解决方案优化了以太网应用中的光电连接，服务于包括100G（bps）、200G、400G、800G及新兴的1.6T（bps）端口市场。Credo的产品均基于Credo在串行化/解串行（SerDes）和数字信号处理器（DSP）上的专利技术。Credo的产品主要包括光通信及线卡芯片、有源电缆（AEC）以及SerDes Chiplet；IP解决方案主要为SerDes IP许可。

欢迎发送邮件至sales@credosemi.com

获取更多产品信息

您也可访问：https://www.credosemi.com

或在LinkedIn和Twitter上关注Credo

64G PCIe6.0产品设计实现

什么是 PCIe 6.0

自 PCIe 3.0 以来，每一代新标准的数据速率都翻了一番。PCIe 6.0 将数据速率提高到每秒 64 千兆传输 (GT/s)，是 PCIe 5.0 的两倍。对于显卡和网卡典型的 x16 链路，链路带宽达到每秒 128 GB (GB/s)。与前几代产品一样，PCIe 6.0 链路是全双工的，因此它可以同时在两个方向上提供128GB/s 的带宽，总带宽容量为256 GB/s。

PCIe 除了已经广泛扩展到服务器和 PC 之外，其规模使其对物联网、汽车、医疗和其他领域以数据为中心的应用程序具有吸引力。也就是说，PCIe 6.0 的初始部署将针对需要尽可能高带宽的应用程序，这些应用程序可以在数据中心的核心找到：AI/ML、HPC、网络和云图形。

下图显示了 PCIe 规范随时间的演变：

PCIe 6.0 有什么新功能

为实现 64 GT/s，PCIe 6.0 引入了新功能和创新：

1. PAM4 信令：

PCIe 1.0 到 5.0 使用不归零 (NRZ) 信号，每个时钟提供 1 位。此外，PCIe 1.0 和 2.0 采用 8b/10b（八位/十位）编码，而 3.0 到 5.0 采用 128b/130b 编码。相比之下，PCIe 6.0（以及即将推出的 7.0）使用脉冲幅度调制 4 级 (PAM4)，这是一种多级信号调制格式，每个时钟提供 2 位。

PCIe 6.0 使用 PAM4 信号（“四级脉冲幅度调制”），每个时钟周期将 2 位组合为 4 个幅度级别（00、01、10、11），与 PCIe 5.0 和前几代相比，它使用 NRZ 调制，每个时钟周期 1 位和两个幅度级别 (0, 1)。

2.前向纠错（FEC）

权衡总是存在的，与 NRZ 相比，向 PAM4 信号编码的过渡引入了明显更高的误码率 (BER)。这促使采用前向纠错 (FEC) 机制来缓解较高的错误率。PCIe 6.0 FEC 足够轻，对延迟的影响最小。它与强大的 CRC（循环冗余校验）结合使用，可将链路重试概率保持在 5×10^-6 以下。这个新的 FEC 功能旨在将延迟时间缩短到 2ns 以下。

虽然 PAM4 信号更容易出错，但由于调制技术的性质，与 PCIe 5.0 相比，通道损耗不受影响，因此 PCB 上 PCIe 6.0 信号的范围将与 PCIe 5.0 相同。

3. FLIT 模式：

PCIe 6.0 引入了 FLIT 模式，在这种模式下，数据包以固定大小的流量控制单元组织，而不是过去几代 PCIe 中的可变大小。引入 FLIT 模式的最初原因是纠错需要使用固定大小的数据包；然而，FLIT 模式还简化了控制器级别的数据管理，并带来更高的带宽效率、更低的延迟和更小的控制器占用空间。让我们花一分钟时间来解决带宽效率问题：对于固定大小的数据包，不再需要物理层的数据包成帧，这为每个数据包节省了 4 个字节。FLIT 编码还消除了以前 PCIe 规范中的 128B/130B 编码和 DLLP（数据链路层数据包）开销，从而显着提高 TLP（事务层数据包）效率，尤其是对于较小的数据包。

4. PCIe 6.0的其他变化：

L0p 模式：使用较少的lane以节省电力

新的 PIPE 规范：用于 PHY 到控制器接口

PCIe 6.0 有趣的是降低了前几代的 x32 和 x12 接口宽度。在 PCIe 5.0 和更早的规范中，这些宽度从未在市场上实现。

PCIe 6.0 规格特简要汇总