近日台积电（TSMC）在其欧洲开放创新平台（OIP）论坛上宣布，正在按计划对其超大版本的CoWoS封装技术进行认证。该技术可提供多达9个光罩尺寸（Reticle Size）的中介层，以及12个HBM4内存堆栈，将满足对性能要求最高的应用需求，使得人工智能（AI）和高性能计算（HPC）芯片设计师能够制造出手掌大小的芯片。

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据TomsHardware报道，台积电每年都会推出新的技术，尽最大努力满足客户对功率、性能和面积（PPA）改进的需求，但是个别客户对性能的要求极高，EUV光刻机858平方毫米的掩模版限制是不够的。这些客户选择使用CoWoS封装技术的多芯片解决方案，所以台积电在过去几年里进行了多次迭代。

CoWoS在2016年时，可以支持1.5个光罩尺寸的封装，现在已发展为3.3个光罩尺寸大小，其中容纳8个HBM3内存堆栈。台积电计划在2025年至2026年间，将CoWoS发展至5.5个光罩尺寸的封装，最多可容纳12个HBM4内存堆栈。到了2027年，9个光罩尺寸的“Super Carrier”CoWoS封装可能就会出现，通过认证后将用于2027年至2028年间的高端芯片。

要实现超大版本的CoWoS封装技术并不容易，5.5个光罩尺寸将需要超过100 x 100毫米的基板，接近OAM 2.0标准尺寸的限制（102 x 165 mm），而9个光罩尺寸将超过120 x 120毫米。如此大的基板尺寸将影响系统的设计方式及数据中心的配套支持，特别是电源和散热的问题。

台积电完全希望采用其先进封装方法的公司也能利用其系统集成芯片（SoIC）先进封装技术垂直堆叠其逻辑芯片，以进一步提高晶体管数量和性能。借助9个光罩尺寸的CoWoS封装技术，台积电预计客户会将1.6nm芯片放置在2nm芯片之上。