金融界 2025 年 1 月 18 日消息，国家知识产权局信息显示，上海晟联科半导体有限公司申请一项名为“基于时钟边沿对齐的并串转换电路及方法”的专利，公开号 CN 119315998 A，申请日期为 2024 年 12 月。

专利摘要显示，本发明提供一种基于时钟边沿对齐的并串转换电路及方法，其中电路包括：时钟跳跃延迟电路，用于对模拟电路的输入信号进行相位延迟，分频模块用于将相位延迟后的信号进行分频处理，以及用于将输入信号直接分频处理后发送至数字电路时钟同步检测电路用于对相位延迟及分频处理后的信号和数字电路输出的信号进行同步检测；逻辑控制模块，用于根据同步检测的结果向时钟跳跃延迟电路发送控制信号；时钟跳跃延迟电路根据控制信号调整模拟时钟的相位，直至同步检测结果一致，完成模拟电路和数字电路的时钟边沿对齐；根据时钟边沿对齐后的模拟电路和数字电路进行数据并串转换。利用上述发明能够自动实现时钟对齐。

天眼查资料显示，上海晟联科半导体有限公司，成立于2022年，位于上海市，是一家以从事软件和信息技术服务业为主的企业。企业注册资本40000万人民币，实缴资本519万人民币。通过天眼查大数据分析，上海晟联科半导体有限公司知识产权方面有商标信息4条，专利信息2条。

本文源自：金融界

作者：情报员