晶圆级单层电介质集成技术突破，为二维半导体器件迈向工业化铺平道路
过去六十年间，金属氧化物半导体场效应晶体管（MOSFET）的微型化是信息技术发展的核心驱动力。然而，随着栅极介质的等效氧化厚度（EOT）进入亚1纳米尺度，短沟道效应日益凸显，制约了晶体管尺寸的进一步缩小。尤其是二维半导体材料因其表面无悬挂键的特性，使得超薄高介电常数（high-κ）介质的均匀集成变得异常困难。当前集成方法往往面临界面损伤、厚度不均或引入额外间隙等问题，导致电容等效厚度（CET）难以降低，限制了二维材料在先进制程中的应用前景。
近日，复旦大学周鹏教授和刘春森青年研究员成功开发出一种晶圆级单层MoO₃介质集成技术，通过将化学气相沉积（CVD）生长的MoS₂均匀氧化为MoO₃，实现了与二维半导体的无缝集成。该介质层具备原子级平整表面，且Mo⁶⁺的高电负性有助于高κ介质的均匀沉积。基于0.96纳米CET的MoO₃/HfO₂介质堆叠，制备的顶栅p型与n型二维晶体管均表现出高达10⁶–10⁸的开态/关态比和接近热力学极限的亚阈值摆幅（约60 mV/dec）。在包含1024个器件的阵列中，该技术实现了92.2%的良率，展现出优异的均匀性与可靠性，为二维半导体器件的工业化推进迈出了关键一步。相关论文以“Wafer-scale monolayer dielectric integration on atomically thin semiconductors”为题，发表在Nature Materials上。
晶圆级单层高κ介质的制备与表征
研究团队首先在蓝宝石衬底上制备了四英寸晶圆级的单层MoS₂薄膜，并通过氧等离子体氧化技术将其全面转化为单层MoO₃。光学图像显示氧化后薄膜变得均匀透明，拉曼光谱证实MoS₂特征峰完全消失，表明转化彻底。水接触角测试表明氧化后表面亲水性显著增强，有利于后续原子层沉积（ALD）工艺中高κ介质的均匀成核。X射线光电子能谱分析显示，随着氧化时间增加，Mo⁶⁺比例逐渐上升，氧化18秒后Mo⁶⁺占比达到100%，此时介质漏电流极低，满足低功耗标准。透射电镜图像进一步揭示，MoO₃与MoS₂之间形成原子级紧密接触的“类原生”界面，且与后续沉积的HfO₂层结合连续均匀，无孔洞或间隙。
图1 | 晶圆级单层MoO₃介质氧化制备 a. 四英寸CVD单层MoS₂氧化前（左）与氧化后（右）的光学图像。 b. 四英寸CVD单层MoS₂氧化前（左）与氧化后（右）的拉曼光谱A₁g峰强度分布映射。颜色条强度范围50–500（任意单位）。测试点均匀选取晶圆上100个位置。 c. CVD单层MoS₂在SiO₂衬底上氧化前（上）与氧化后（下）的水接触角。 d. 不同氧化时间下Mo元素中各价态（Mo⁴⁺/Mo⁵⁺/Mo⁶⁺）比例及与3纳米HfO₂集成后氧化薄膜在1V电压下的漏电流密度。氧化18秒时Mo⁶⁺占比达100%。 e. CVD MoS₂/MoO₃/HfO₂堆叠的像差校正透射电镜图像。标出了HfO₂与MoO₃层厚度，并提供了Hf、Mo、O元素的能谱映射。
超低CET介质堆叠的电学性能与良率验证
通过金属-绝缘层-金属（MIM）器件对MoO₃/HfO₂介质堆叠进行电容-电压测试，研究发现随着HfO₂厚度从3纳米降至1.67纳米，介质堆叠的CET从1.24纳米缩放至0.96纳米，电容密度相应提升。在1024个MIM器件阵列中，系统评估了不同CET下的漏电流与击穿场强。结果表明，即使CET低至0.96纳米，在栅极漏电标准下良率仍达92.2%，在低功耗标准下为81.3%；当CET高于1.14纳米时，良率可达100%。介质击穿场强整体高于8 MV/cm，满足晶体管可靠运行要求。这些数据证明了该集成技术具备优异的均匀性、可靠性与规模扩展潜力。
图2 | MoO₃/HfO₂的介质特性与良率演示 a. MoO₃/HfO₂ MIM器件在100 kHz测量频率下的C-V曲线。单层MoO₃厚度1.34纳米，HfO₂厚度分别为3、2.5、2、1.67纳米。每种厚度对应12个器件。插图为器件结构示意图。 b. 不同MoO₃/HfO₂厚度对应的CET值。每种厚度基于12个器件测试提取。 c. 不同CET下MoO₃/HfO₂介质堆叠MIM器件在1V电压下的漏电流密度分布。漏电流超过低功耗限或栅极限的器件被定义为不合格。 d. 不同CET下MoO₃/HfO₂介质堆叠的击穿场强分布。击穿场低于8 MV/cm的器件定义为不合格。箱线图包含各CET范围内52–64个器件数据。
基于0.96纳米CET介质的顶栅二维晶体管性能
将MoO₃/HfO₂介质堆叠集成于WSe₂（p型）与MoS₂（n型）沟道材料上，制备的顶栅晶体管表现出良好的输出特性与栅极调控能力。转移特性曲线显示，WSe₂与MoS₂晶体管的开态/关态比分别达到6.5×10⁶和3.2×10⁸，亚阈值摆幅低至60.8与63.1 mV/dec，接近60 mV/dec的热发射极限。低界面态密度进一步证实了沟道与介质间的高质量界面，为器件高性能开关操作奠定了基础。
图3 | 以MoO₃/HfO₂介质堆叠（CET=0.96 nm）为栅介质的WSe₂与MoS₂顶栅晶体管 a. WSe₂顶栅FET的输出特性。测试条件：VBG = -35 V，VTG从-0.2 V至-1 V，步长-0.2 V。插图为器件结构示意图，沟道长度2微米。 b. MoS₂顶栅FET的输出特性。测试条件：VBG = 0 V，VTG从0.2 V至1.2 V，步长0.2 V。插图为器件结构示意图，沟道长度1微米。 c. MoS₂（红色）与WSe₂（蓝色）顶栅FET的转移特性曲线。 d. MoS₂（红色）与WSe₂（蓝色）晶体管的亚阈值摆幅随栅压变化关系。
单层MoO₃作为终极缩放介质的演示
研究进一步探索了仅使用单层MoO₃作为栅介质的极限情况。电容测试表明单层MoO₃的CET可低至0.64纳米，在25个器件中呈现良好均匀性。以其作为栅介质的WSe₂与MoS₂顶栅晶体管，在-0.4 V栅压下漏电流仍低于低功耗标准，亚阈值摆幅分别为61.4与63.4 mV/dec，展现出在极致缩放条件下仍能维持优异电学性能的潜力。
图4 | 单层MoO₃的C-V特性及以其为栅介质（CET=0.64 nm）的WSe₂与MoS₂顶栅晶体管电学特性 a. 单层MoO₃ MIM器件在100 kHz至1 MHz频率范围内的C-V曲线。插图为器件结构示意图（TE：顶电极，BE：底电极）。 b. 25个单层MoO₃ MIM器件在100 kHz下测得的CET值分布。 c. 以单层MoO₃为栅介质的WSe₂顶栅FET转移特性曲线。 d. 以单层MoO₃为栅介质的MoS₂顶栅FET转移特性曲线。
总结与展望
本研究成功开发出一种可扩展的晶圆级单层MoO₃介质集成策略，实现了与二维半导体的高质量界面结合与超低CET介质堆叠。该技术在0.96纳米CET下达到高良率，满足国际器件与系统路线图（IRDS）对2纳米节点的要求，并成功演示了0.64纳米的终极介质缩放。所制备的二维晶体管展现出接近理论极限的开关特性，为未来超低功耗、高性能纳米器件的发展提供了切实可行的集成方案，有望推动二维半导体材料走向规模化工业应用。
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