我们展示了用于量子纠错的新型动态电路的运行结果，这些电路超越了静态电路，使用更少的耦合器，消除相关错误，并利用不同类型的量子门。
量子纠错的重要性
量子纠错（QEC）对于实现有用量子算法所需的超低错误率至关重要。在谷歌量子AI，我们的量子处理器使用由小型超导电路构建的物理量子比特，这些比特容易受到噪声影响。量子纠错允许我们将众多物理量子比特组合成逻辑量子比特，这些逻辑量子比特对噪声具有鲁棒性。
2024年12月，我们宣布在Willow量子处理器上的纠错操作已低于阈值，这意味着随着物理量子比特数量的增加，逻辑量子比特对错误的鲁棒性呈指数级增长。该演示利用了表面码进行高性能量子纠错。在该表面码的运行过程中，我们采用了静态电路，即重复执行单一一致的底层物理操作集来测量和纠正错误。这些静态电路虽然有助于在具有完全良品率的设备上实现量子纠错，但限制了避免"失效"的能力——即量子比特或耦合器的故障。
今天在《自然物理学》最近发表的"动态表面码演示"一文中，我们兴奋地报告了使用动态电路运行的表面码的实验演示。与静态电路不同，这些动态电路通过在不同电路构造之间交替来检测错误，这在门类型、连接性和相关错误抑制的选择方面提供了更大的灵活性。使用动态电路使我们能够回避超导量子比特面临的一些重大挑战，如泄漏到计算子空间之外、硬件布局约束和量子比特失效。
量子纠错的核心原理
量子纠错的核心原理是标记物理错误，同时不破坏底层逻辑量子信息的稳定性。量子纠错电路包含可以将物理错误定位到"检测区域"的测量，该区域包含在几个量子纠错周期内的少数量子比特。换句话说，当错误被标记时，检测区域指定该错误可能发生的位置和时间。通过组合许多重叠的检测区域，我们可以缩小物理错误的位置并防止对逻辑量子信息的任何影响。在标准表面码电路中，这些检测区域形成方形拼贴。
纠错电路在时空中变形这些检测区域。在标准码中，检测区域拼贴总是回到其起始点。在动态码中，检测区域的拼贴每个周期都会改变。如下所述，我们演示了三种具有检测区域周期性重新拼贴的新电路：六边形、行走和iSWAP。这三种电路各自解决了量子纠错中的独特挑战：六边形电路减少耦合器数量，行走电路限制非计算错误，iSWAP电路允许使用非标准的双量子比特纠缠门。这些演示共同为各种动态电路打开了大门，包括避免失效的电路。
六边形电路减少耦合器需求
在我们的Willow架构中，每个物理量子比特与其四个最近邻连接，形成方形晶格。这种连接安排允许相邻量子比特之间的门操作，但也引入了设计约束，如控制量子比特间耦合器所需的额外线路开销。相反，在六边形晶格上实现纠错将允许每个量子比特仅与三个邻居连接而不是四个，从而简化这些大型芯片的设计和制造过程，并提高硬件性能。
为了实现每个量子比特只需三个耦合器的纠错，我们利用了具有两种不同纠错周期类型的动态电路。两种周期类型都利用每个量子比特的三个耦合器，其中一个耦合器在周期内被使用两次。结果是一个具有动态重叠检测区域的量子纠错电路，仍可用于三角测量错误，但每个量子比特只需要三个耦合器。
我们在具有方形连接的Willow处理器上评估了这种三耦合器纠错电路。为了测量六边形码，我们关闭了所有未使用的耦合器，以模拟六边形连接的性能。我们发现，随着码距离从3扩展到5，逻辑错误率改善了2.15倍，与我们去年里程碑实验中展示的在相同硬件上运行的传统静态电路的性能相匹配。
我们的发现证明了构建六边形量子比特晶格进行量子纠错的可行性，这是我们在仿真中彻底研究的设计空间。通过采用六边形晶格，我们可以显著降低选择量子比特和门频率的优化算法的复杂性。这种简化导致模拟错误抑制因子提高15%，展示了设计每个量子比特具有三个耦合器而不是四个的处理器所释放的新颖能力。
行走电路消除相关错误
虽然量子比特基本上由其两个量子态|0?和|1?定义，但我们的物理超导电路具有计算或纠错中未使用的附加高能态。当量子比特逃逸到这些高能态时——这种现象称为泄漏——它可能诱发相关错误，降低量子纠错的效率。我们可以使用泄漏重置技术在测量量子比特上消除这种泄漏，并且已经证明可以使用称为数据量子比特泄漏消除（DQLR）的特殊门序列在数据量子比特上消除泄漏。然而，这种DQLR将新门引入电路，增加了复杂性和可能错误的额外来源。
使用动态电路，我们可以实现一种电路，该电路周期性地交换"数据"和"测量"量子比特的角色。这样，应用于测量量子比特的简单泄漏重置现在可以应用于所有量子比特，而无需在量子纠错周期中添加任何额外门。我们称这种量子比特的周期性交换为行走电路，因为它允许逻辑量子比特在设备上移动，在过程中来回摆动。
我们展示了行走电路如何减少由泄漏引起的额外相关错误。绘制的点表示被许多周期分离的检测器如何相关，较低的值表示较少的相关错误。在我们的标准电路中，这些相关性持续长达40个周期。通过使用行走（绿色），我们将这些相关性显著降低了一个数量级以上。此外，这种抑制水平与我们使用DQLR技术的标准表面码相匹配。
iSWAP电路扩展门选择
在传统的表面码纠错电路中，使用受控Z（CZ）门来纠缠数据和测量量子比特。然而，在我们最近的可验证量子优势演示中，我们使用了一种不同类型的量子门，称为iSWAP门。该iSWAP门交换量子比特状态，同时也执行受控Z（CZ）操作。与CZ门不同，iSWAP门不依赖于非计算状态来实现。因此，iSWAP门产生较少由泄漏引起的相关错误。
iSWAP门的优越特性提出了一个问题：iSWAP门能否用于量子纠错而不是CZ门？如我们之前的理论工作所示，iSWAP门可以在动态电路中用于实现表面码的纠错。我们在Willow超导处理器上演示了这样的电路，实现了1.56的强错误抑制因子。这种性能略低于使用CZ门的标准电路，因为我们的设备是为CZ门纠错而设计和优化的，但我们对这种iSWAP码的演示确认了iSWAP门在纠错中的可行性，为未来针对该门优化的设备设计铺平了道路。
动态电路的广阔前景
我们的纠错演示证明动态电路是实现容错的可行方法。通过放松连接约束和扩展可行的门集，动态电路为协同设计量子硬件和纠错协议开辟了新途径。这些动态电路的一个显著优势是它们能够规避我们量子纠错码中的"失效"，这是某些量子比特或耦合器经历故障的现象。
这些演示，加上我们最近在Willow架构上的色码操作，牢固确立了超越传统静态表面码模型的纠错的可行性。我们的结果使我们更接近下一个里程碑：错误率低于每百万次纠错周期一个错误的长寿命逻辑量子比特。
Q&A
Q1：动态表面码相比静态电路有什么优势？
A：动态表面码通过在不同电路构造之间交替来检测错误，提供了更大的灵活性，包括使用更少的耦合器、消除相关错误、利用不同类型的量子门，并能够回避超导量子比特面临的重大挑战，如泄漏、硬件布局约束和量子比特失效。
Q2：六边形电路如何减少硬件复杂性？
A：六边形电路允许每个量子比特仅与三个邻居连接而不是四个，从而简化大型芯片的设计和制造过程。通过采用六边形晶格，可以显著降低优化算法的复杂性，模拟错误抑制因子提高15%，同时保持与传统静态电路相匹配的纠错性能。
Q3：行走电路是如何解决量子比特泄漏问题的？
A：行走电路通过周期性地交换"数据"和"测量"量子比特的角色，使应用于测量量子比特的简单泄漏重置技术现在可以应用于所有量子比特，无需在量子纠错周期中添加额外门。这种方法将时间相关错误降低了一个数量级以上。
热门跟贴