首款6G芯片SoC推出！客户已拿下|mimo|射频|转换器|载波|阵列

重要信息

基站射频前端架构开始进入面向6GHz以上频段的系统级重构阶段。2月22日消息，博通发布面向Massive MIMO的6G数字前端SoC BroadPeak，博通表示这是业界首款真正同时满足5G-A与6G标准的Massive MIMO与RRH产品，采用5nm CMOS工艺，在单芯片内集成数字前端（DFE）与ADC/DAC模块，较现有方案最高降低40%功耗，在阵列规模扩张与能耗约束之间实现平衡，并可为下一代基站提供高达40%的系统效率提升。5G与6G公众号（ID：angmobile）了解到这款芯片的早期客户与合作伙伴已经收到博通发出的样品，看来博通意在抢占5G-A向6G过渡期乃至6G时代的数字前端SoC制高点。

人工智能应用快速普及，叠加消费者对沉浸式视频、实时交互与个性化体验的需求，数据流量持续攀升。移动通信网络运营商不得不通过引入更高频谱资源与更复杂的无线电架构来扩展无线网容量与吞吐量。然而，频段上探至6GHz以上后，线性度、功耗与阵列规模之间的矛盾被显著放大，传统分立式架构难以在能效与性能之间取得平衡。在此背景下，5G与6G公众号注意到将高线性度数据转换器与数字前端深度整合于SoC之上，成为顺应频谱演进的路径之一。

从频谱适配能力看，5G-A已延伸至6.425-7.125GHz（n104频段），6G进一步覆盖7-8.5GHz中频段。BroadPeak支持400MHz至8.5GHz射频载波范围，使设备厂商能够在单一硬件平台上覆盖跨代频段演进需求，降低多代系统并存带来的复杂度、能效与资本支出压力。其32T32R8FB架构（同时提供8T8R2FB、16T16R4FB型号）面向高阶Massive MIMO阵列场景，很明显是针对高密度城区与大容量热点部署而设计。

综合各项关键性能指标看，5G与6G公众号注意到体现出BroadPeak面向高频大带宽场景的工程取向，一是瞬时带宽（iBW）最高860MHz，输出带宽（oBW）高达800MHz，支持全频谱载波聚合，满足大带宽连续频谱需求；二是ADC/DAC采样率最高19.6GS/s，为高阶调制和宽带信号处理提供充足量化精度与动态范围；三是在线性度方面，采用DPD时ACLR优于-50dBc，DPD学习速度较典型参考值提升100倍，由此5G与6G公众号预计其在高功率密度与宽带信号并存条件下能更快完成模型收敛，缩短调测周期并提升网络稳定性，提升部署与运维效率。

在收发能力上，RX覆盖100MHz至860MHz及1.6GHz带宽，TX与反馈路径支持200MHz至1.6GHz及3.2GHz带宽；增益控制方面，接收/反馈为30dB、发射为25dB。配合芯片内部对于数字预失真、载波聚合、峰值因数降低、数字上下变频、滤波与增益控制等功能高度集成，显著压缩射频链路的外围器件规模与功耗预算。这种高度集成的SoC架构，不仅在芯片级实现最高40%功耗降低，在阵列规模扩张与能耗约束之间实现平衡，也在系统级带来最高40%的效率提升，为基站在更高频段运行提供现实可行的能效支撑。

对移动通信网络运营商而言，BroadPeak的意义在于提供了一个可立即启动下一代网络设计的基础平台。借助该方案，运营商与OEM厂商能够围绕更高容量、更高吞吐量的架构进行规划，从而支撑AI驱动型应用与个性化数字体验的规模化落地。在频谱资源昂贵且能耗约束趋严的环境下，效率提升直接关系到单位比特成本与网络可持续运营能力。

生态协同已经同步展开，5G与6G公众号了解到Altera已完成Agilex 7 FPGA与BroadPeak的互操作性验证，构建开放、可扩展的无线平台基础；日立环球逻辑则参与开发BroadPeak SDK，使生产级软件能力与底层DFE特性深度协同，试图降低Massive MIMO与开放式RAN的规模部署复杂度门槛。

【附录1】

该芯片采用先进的CMOS工艺制造，集成32路高速射频数模转换器、32路高速射频模数转换器、8路高速射频观测模数转换器，以及配套的数字处理逻辑单元，可实现采样抽取、插值、滤波与调谐功能。芯片通过JESD204C与JESD204D标准的串行解串器（SerDes）通道，与数字前端（DFE）器件完成对接。