在芯片技术逼近物理极限的今天，科学家们把希望寄托在一种“薄如蝉翼”的新材料上：原子级二维半导体，比如只有三个原子厚的二硫化钼（MoS₂）。理论上，它们能让晶体管更小、更快、更省电，是延续摩尔定律的关键。但现实却令人沮丧——这些超薄材料一旦放在传统硅基底上，性能就大打折扣，电子跑得又慢又乱，远不如预期。
现在，一项由麻省理工学院（MIT）与韩国成均馆大学合作的新研究找到了一个出人意料的解决方案：不是加更多材料，而是主动制造“空”。他们发现，在二维半导体和底层电路之间留出一层仅几纳米厚的真空缝隙，就能让电子迁移率提升近10倍，相当于给芯片装上了“隐形涡轮增压”。
这个想法听起来简单，甚至有点反直觉——毕竟工程师们花了数十年追求“紧密贴合”，怎么反而要“留缝”？但问题恰恰出在这“贴合”上。传统芯片中，半导体薄膜直接生长或转移在二氧化硅等绝缘层上。而这些基底表面布满微观缺陷、电荷陷阱和晶格振动（声子），就像一条坑洼不平的土路。当半导体薄到原子级别时，整个材料几乎完全暴露在这些干扰中，电子每走一步都被“绊倒”，导致速度慢、发热高、信号弱。
新方法的核心，是让二维材料“悬空”。研究团队开发了一种巧妙的微纳加工工艺：先在硅片上涂一层可溶性聚合物作为“临时支架”，再在其上精确放置二硫化钼薄膜；随后用温和溶剂将聚合物洗掉，只留下一层极薄的空气（或真空）间隙，将半导体与下方结构隔开。这层空隙虽小（约5–10纳米），却意义重大——因为空气几乎是电学“透明”的：没有杂质、没有声子散射、没有电荷噪声。电子在悬空的通道中奔跑，如同在无风的高速公路上疾驰。
实验结果令人振奋：处理后的二硫化钼晶体管，电子迁移率从不足30 cm²/V·s跃升至280 cm²/V·s，接近商用硅材料的水平；同时，开关电流比提高两个数量级，漏电流显著降低。这意味着器件能在更低电压（低至0.5伏）下稳定工作，功耗大幅下降——对手机、智能手表、植入式医疗设备等电池供电设备来说，这是革命性的进步。
更关键的是，这项技术兼容现有芯片制造流程。所用的牺牲层材料是标准光刻胶，清洗步骤也已在产线中成熟应用。研究团队表示，无需昂贵新材料或全新设备，只需调整几道工序，就能实现性能飞跃。
当然，挑战依然存在。大面积悬空结构可能机械脆弱，长期使用中是否变形或塌陷还需验证。为此，团队已设计出微米级“支撑柱”阵列，在保持大部分区域悬空的同时提供局部锚点，兼顾性能与可靠性。
这项突破的意义远不止于性能提升。它揭示了一个深层原理：在纳米尺度，环境干扰往往比材料本身更限制性能。与其不断提纯材料，不如优化其“生存空间”。未来，这一“空气衬底”策略还可用于石墨烯、黑磷、氮化硼等其他二维材料，推动柔性电子、超快光电探测器乃至量子器件的发展。
从“填满每一寸”到“聪明地留白”，这场由“空”带来的变革提醒我们：有时候，真正的创新不是堆砌更多，而是懂得何时放手——给电子一片自由的空间，它们自会跑出未来的速度。
参考资料：“Light–matter interaction in van der Waals heterostructures with Mie voids” by Zhuoyuan Lu, Kirill L. Koshelev, Pavel Tonkaev, Ziyu Chen, Dawei Liu, Wenkai Yang, Yuri Kivshar and Yuerui Lu, 14 February 2026, Advanced Photonics.DOI: 10.1117/1.AP.8.2.026002
热门跟贴