【国金计算机&科技】SiC有望进入产业放量期|hbm|sic有望进入产业放量期|国金计算机|基板|集成度

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摘要

行业观点：

CoWoS迈入大尺寸、高HBM、高热流密度新阶段。

TSMC于2025年4月北美技术论坛明确下一代CoWoS演进方向，确立大尺寸、高HBM堆叠、高热流密度为先进封装核心主轴。公司规划2026年推出5.5倍光罩尺寸过渡版本，2027年实现9.5倍光罩尺寸CoWoS规模化量产，单封装有效面积接近8,000mm²，可支持4颗3D堆叠芯片系统、12层及以上HBM与多颗逻辑芯片高密度集成，精准匹配AI大模型对内存容量与互联带宽的指数级需求。同期推出的SoW‑X晶圆级系统集成方案，可实现40倍于当前CoWoS的计算能力，计划2027年同步量产。该路线与NVIDIA下一代AI芯片规划高度印证，Rubin Ultra等产品采用CoWoS‑L封装与N3P工艺，印证大尺寸、高带宽、高功耗密度成为未来2–3年高端封装核心竞争维度，先进封装已从配套环节升级为决定AI算力上限的关键变量。

CoWoS瓶颈转向热管理与翘曲控制，热‑机械耦合成量产核心制约。

伴随CoWoS向超大尺寸迭代，行业核心矛盾由产能约束转向热管理与翘曲控制。TSMC研发的110×110mm² CoWoS‑R方案可集成4颗SoC+12颗HBM，集成度与算力量级跃升，但ECTC2025明确指出翘曲控制已成为紧迫挑战。超大尺寸封装下，芯片、中介层与基板间热膨胀系数失配加剧，回流焊与高低温循环易引发剧烈翘曲、开路、锡球破裂、层间分层等可靠性问题。高端AI封装具备高集成特性，单颗HBM或逻辑芯片损坏即可导致整颗报废，良率波动带来显著成本损失，热阻控制、翘曲抑制、组装良率成为规模化量产的关键卡点。行业竞争逻辑随之切换，从性能指标比拼转向系统级解决方案竞争，具备低热阻材料、低翘曲基板、高精度组装装备与应力仿真能力的环节有望深度受益。

SiC材料优势突出，以热管理非核心层切入破解先进封装瓶颈。

SiC凭借高热导率、高刚性、CTE与硅芯片高度匹配的特性，成为破解CoWoS热‑机械双重瓶颈的关键材料。4H‑SiC热导率达370‑490W/m・K，远高于传统硅中介层与有机RDL基板，同时具备高杨氏模量、低热膨胀系数与高温稳定性，可在芯片‑中介层‑基板之间构建低热阻、高刚性、应力适配的结构。在数千瓦级功耗、局部热点超150℃的应用场景中，SiC可快速均化热量、抑制翘曲形变、提升装配良率与长期可靠性。我们判断认为，SiC有望以热扩散层、热承载层、结构支撑层渐进导入CoWoS，充分发挥材料优势并降低工艺适配难度。

相关标的：

SiC衬底及设备标的：天岳先进、晶升股份、宇晶股份、扬杰科技、华润微、三安光电等。

风险提示

SiC 导入先进封装进度不及预期的风险；SiC 材料成本偏高、规模化应用受限的风险；先进封装技术路线变更风险；SiC 在封装环节良率与可靠性验证不及预期的风险。

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国金证券研究服务：SIC有望进入产业放量期

报告目录：

报告正文：

01 CoWoS 热管理问题凸显，SiC 衬底或为下一阶段方案

1.1 CoWoS正在进入大尺寸、高HBM、高热流密度阶段

TSMC在2025年4月北美技术论坛正式披露下一代CoWoS演进路线，确立大尺寸、高HBM堆叠、高热流密度为先进封装核心演进方向。公司规划2026年率先推出5.5倍光罩尺寸过渡版本，2027年实现9.5倍光罩尺寸CoWoS规模化量产，单封装有效面积接近8,000mm²，可容纳四个3D堆叠集成芯片系统、支持12层及以上HBM与多颗逻辑芯片的高密度异构集成，直接匹配AI大模型对内存容量与互联带宽的指数级需求。这一官方路线清晰定义了下一代AI/HPC芯片封装的核心演进方向：更大的中介层面积允许单封装集成更多计算裸片与HBM堆栈，更高带宽直接缓解AI芯片"内存墙"瓶颈，更高功耗密度则支撑下一代AI加速器的算力密度跃升，三者共同构成高性能计算芯片的必由之路。

在大尺寸CoWoS基础上，TSMC同步推出SoW-X晶圆级系统集成方案，进一步强化大尺寸、高HBM、高热流密度技术主轴。继2024年发布TSMC-SoW技术后，公司基于CoWoS架构推出SoW-X，可构建计算能力达当前CoWoS解决方案40倍的晶圆级系统，计划2027年同步量产。为支撑下一代AI算力需求，TSMC同步配套多项高性能集成方案：包括与COUPE™紧凑型通用光引擎的硅光子集成、面向HBM4的N12/N3逻辑基础芯片，以及垂直功率密度达传统电源管理芯片5倍的AI专用集成电压调节器（IVR）。上述技术组合与大尺寸CoWoS形成协同，持续提升封装集成度、带宽与散热能力，进一步夯实大尺寸、高HBM、高热流密度为先进封装确定性演进方向。

TSMC官方技术路线与NVIDIA等头部客户下一代产品规划高度印证，进一步夯实大尺寸、高带宽、高功耗密度为先进封装的确定性主轴。市场流传的NVIDIA2027封装演进图，本质是对9.5倍光罩CoWoS路线的落地演绎，其Rubin Ultra等下一代AI芯片采用TSMC N3P工艺节点，结合CoWoS-L先进封装技术实现多颗加速器与12层HBM的高效集成，与TSMC 2027年量产规划完全一致。这一路径清晰表明，先进封装已从芯片配套环节升级为决定AI算力上限的核心变量，大尺寸、高HBM堆叠、高热流密度将成为未来2–3年高端封装的核心竞争维度，封装技术迭代直接决定AI芯片性能天花板。

1.2 CoWoS的瓶颈正在从产能转向热管理+翘曲控制

ECTC 2025官方Tipsheet披露，TSMC正面向下一代AI算力平台研发110×110mm²超大尺寸CoWoS-R封装方案，可实现4颗高性能SoC+12颗HBM堆栈的高密度异构集成，单封装集成度与算力规模较当前主流方案实现量级跃升，与公司5.5倍/9.5倍光罩尺寸CoWoS演进路线形成技术衔接与前瞻验证。该方案以有机RDL中介层为核心载体，旨在突破传统硅中介层在尺寸、成本与良率上的约束，适配多芯粒、高HBM堆叠、高热流密度的下一代AI训练与推理芯片需求。但会议官方明确强调，warpage control is becoming an urgent challenge，标志超大尺寸封装的力学可靠性已从次要约束上升为必须优先解决的系统性难题，热与机械应力的耦合作用成为制约技术落地与规模化量产的核心矛盾。

伴随CoWoS加速向大尺寸、高HBM堆叠、高热流密度方向演进，封装内部材料体系趋于多元、功耗密度快速提升、结构尺寸持续逼近物理极限，传统封装工艺正面临前所未有的可靠性挑战。超大尺寸CoWoS-R在集成4颗SoC与12颗HBM后，芯片、中介层与基板之间的热膨胀系数（CTE）失配显著加剧，在回流焊与高低温循环过程中易产生剧烈翘曲形变，不仅影响装配精度，更易引发开路风险；在持续热循环作用下，金属疲劳、锡球破裂与层间分层等失效模式频发，直接导致元件功能丧失。从产业实践来看，高端AI封装模组具备高度集成特性，任一HBM或逻辑芯片损坏均会造成整颗封装报废，以单颗高端GPU搭配8颗HBM3E的组合为例，封装环节良率每下降1%，即对应数万美元级硬件成本损失，“沉没成本放大效应”已成为侵蚀芯片设计厂商毛利率的核心因素。随着先进封装向更大尺寸持续迭代，热阻控制、翘曲抑制、组装良率与板级可靠性已成为新阶段关键“卡脖子”环节，直接决定超大尺寸CoWoS能否从技术验证走向规模化量产商用。

超大尺寸CoWoS-R所面临的翘曲与热阻双重约束，本质是先进封装由“尺寸扩张”迈向“系统级集成”所必须跨越的技术鸿沟，也标志行业竞争逻辑发生根本性切换。此前阶段，封装竞争聚焦于中介层面积、HBM堆叠层数、互连带宽等性能指标；下一阶段，竞争核心将转向翘曲控制、低热阻界面、高精度组装、高可靠性加固等系统级解决方案能力。对产业链而言，能够提供低热阻材料、低翘曲基板、高精度组装装备与应力仿真方案的环节，将直接受益于先进封装技术瓶颈的价值重估，成为支撑大尺寸、高HBM、高热流密度封装落地的关键支柱，具备先发技术卡位的厂商有望获得显著超额收益。

1.3 SiC具备材料优势，有望从热管理层切入

从材料科学维度审视，碳化硅（SiC）的物理特性与超大尺寸CoWoS-R所面临的热-机械耦合约束形成高度精准的战略匹配。Wolfspeed官方材料手册数据显示，4H-SiC热导率可达3.9–4.9W/cm·K（约370-490W/m·K），较传统硅中介层（约150W/m·K）及有机RDL基板（约0.2-0.5W/m·K）实现量级跨越，同时兼具高硬度（莫氏硬度9.0+）、低热膨胀系数（CTE约4.0×10⁻⁶/K，与硅芯片匹配度显著优于有机材料）、宽禁带（3.26eV）及优异的高温化学稳定性。这意味着，在110×110mm²封装尺度下，SiC并非以"替代硅互连"的逻辑切入，而是作为热扩散层、热承载结构或应力缓冲层，在芯片-中介层-基板的复杂热路径中构建低热阻、高刚性、CTE适配的功能梯度结构。我们判断，这种"热-机械双优"特性使其成为破解"翘曲控制"与"热阻攀升"双重挑战的关键材料选项，而非简单的工艺改良。

在TSMC披露的4颗SoC+12颗HBM超高密度集成场景中，单封装功耗密度预计突破数千瓦级，局部热点（hotspot）温度可达150°C以上，传统铜-硅-有机物的多层结构面临热阻叠加与CTE失配的系统性风险。SiC在此场景下的工程价值体现在三重维度：其一，高热导率可实现热量的面内快速均化，抑制多芯片协同工作时的局部热积聚；其二，高杨氏模量（约400-450GPa）为超大尺寸封装提供结构性支撑，在回流焊及高低温循环过程中显著抑制warpage形变，改善微凸点的接触一致性与长期疲劳寿命；其三，耐高温与化学惰性使其可以在高达200℃甚至更高的环境温度下稳定工作，确保其在集成微冷却器等下一代散热架构中保持性能稳定。这意味着，SiC的导入不仅是对现有热界面材料的线性升级，更是对"大尺寸、高HBM、高热流密度"封装范式下系统级可靠性架构的底层重构，具备明确的技术卡位价值与产业投资前景。

当前CoWoS系列已形成清晰的技术分层架构：CoWoS-S以硅中介层（siliconinterposer）为核心互连载体，依托TSV技术实现高密度布线；CoWoS-R采用有机RDL中介层方案，通过聚合物与铜线重分布层提供灵活的异构集成能力；CoWoS-L则为RDL中介层与嵌入式LSI（LocalSiliconInterconnect）的混合架构，兼顾硅基高精度互连与有机材料的尺寸扩展性。截至目前，尚无任何证据表明SiC将直接替代现有Siinterposer或LSI主互连体系。主互连层承担超高密度布线（亚微米级铜线）、TSV导通与多芯粒高速互联等核心功能，其工艺成熟度、良率控制与供应链生态已形成稳定的技术锁定效应，短期不具备被颠覆性替换的产业基础。

从工程逻辑推演，SiC若强行切入主互连层将面临功能错配与成本失控的双重困境。一方面，SiC虽具备高热导率，但其半导体加工工艺（如刻蚀、掺杂、金属化）与现有硅基CMOS产线兼容性有限，且无法实现硅中介层所要求的亚微米级高精度布线密度；另一方面，主互连层的核心挑战在于信号完整性与布线密度，而非热导率，SiC的材料优势在此场景下无法形成差异化价值。TSMC在110×110mm²超大CoWoS-R方案中明确将warpagecontrol列为urgentchallenge，标志热-机械可靠性已成为制约尺寸扩张的硬约束。这一技术瓶颈恰恰发生在芯片-中介层-基板的多层界面，而非主互连层内部，为SiC的潜在导入提供了的战略窗口。

基于上述分析，我们推演认为，SiC在CoWoS中的最优导入位置并非高密度互连主结构，而是热界面材料（TIM）周边的热扩散层、热承载层或结构支撑层。该导入位置无需改动既有RDL/Si-interposer/LSI主互连链路，不影响I/O密度与布线精度，同时可充分发挥SiC高热导率、高刚性的核心优势，直接缓解芯片—中介层—基板之间的热阻与翘曲耦合问题，快速均化热点、提升结构刚性、抑制高低温循环下的翘曲形变，同步改善散热效率与组装可靠性，成为破解超大尺寸先进封装“热—机械双重瓶颈”的关键材料解决方案。

04 相关标的

SiC衬底及设备标的：天岳先进、晶升股份、宇晶股份、扬杰科技、华润微、三安光电等。

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