当前，全球半导体行业正全力探索先进封装技术，而三星电子正手握一项足以颠覆行业格局的核心技术。
据TrendForce、ET News等多家权威媒体报道，三星基于“垂直芯片”架构的先进封装项目已取得实质性突破，相关技术论文已被2026年IEEE VLSI研讨会正式接收，计划于今年6月公开亮相。
这项名为V-die的核心技术，创新性地将芯片以90度角直立放置，如同书架上的书本般有序排列，成功实现I/O连接数10倍提升、带宽4倍增长，不仅为陷入性能瓶颈的AI芯片开辟了全新发展，也让三星在与台积电的先进封装竞赛中更有底气。
什么是V-die
在AI芯片需求持续爆发的当下，高带宽内存（HBM）的性能瓶颈日益突出，成为制约高性能计算发展的关键短板。
去年4月，JEDEC固态技术协会正式发布HBM4新标准，将芯片高度限制从HBM3E的720微米放宽至775微米，以支持16层芯片堆叠，但这一升级仍难以满足未来高性能计算的需求。有传闻称，JEDEC将进一步放宽芯片高度限制至900微米，以适配更高集成度的应用场景。
从设计来看，传统HBM采用水平堆叠架构，通过硅通孔（TSV）实现数据传输，但TSV本身会占用大量芯片面积，严重限制了I/O端口的数量。即便采用最先进的HBM4标准，其I/O接口数量也仅能达到2048个，难以匹配AI模型升级带来的海量数据传输需求。
随着AI模型不断迭代升级，数据传输效率和带宽需求呈指数级增长，传统水平堆叠架构已逼近物理极限，同时散热难题也随芯片堆叠层数的增加愈发严峻。而三星的V-die技术，正是为破解这一行业困局量身打造。
由韩国科学技术院Kwon Ji-min教授领衔的研发团队，创新性地将芯片从“平躺”状态转为“直立”放置，使芯片长边成为完整的区域。
这一设计在不增加芯片占地面积的前提下，将I/O连接数从2048个飙升至约20000个，同时大幅降低了数据读取延迟，从根本上突破了传统架构的局限。
两大技术加持
为推动垂直芯片技术落地，三星同步公布了两项关键配套技术，彻底扫清了障碍。
在信号传输方面，研发团队选用玻璃基板作为下一代封装核心材料，通过直接电镀铜工艺制造供电线路，成功验证了信号传输的稳定性与完整性。相较于传统塑料基板，玻璃基板具备耐热性强、弯曲度小、精度高的优势，更适配高集成度AI芯片的封装需求，目前已成为行业公认的先进封装核心材料之一。
在芯片散热领域，三星创新性地采用“直接液冷”方案，针对性解决高性能AI芯片的散热痛点。随着高性能AI芯片功率攀升至1000瓦以上，传统风冷、普通液冷等方式已无法满足散热需求。三星利用芯片间的微观间隙作为冷却液流动通道，实现各层芯片的均匀控温，这一技术与三星此前推进的液冷SSD优化方向高度契合。目前，三星已启动芯片浸没式液冷兼容测试，为垂直芯片的规模化商业化应用奠定了坚实基础。
结合自身已成熟的2.5D I-Cube、3D X-Cub先进封装技术，以及正在重点发力的硅光子技术，三星在先进封装领域的布局日趋完善，其直接对标对象正是行业龙头台积电。
当前，台积电与英伟达深度合作，凭借SoIC技术的无凸点混合键合工艺，将数据传输通道密度提升数十倍，成为英伟达下一代GPU性能突破的核心支撑，在2.5D封装赛道占据绝对优势。今年第一季度，台积电在全球代工市场的份额高达67.6%，而三星仅为7.7%，不仅大幅落后于台积电，还面临中芯国际的持续追赶。与此同时，三星在HBM市场暂时落后于SK海力士和美光，加之今年第二季度半导体业务利润同比大幅下降55.94%，芯片部门利润降幅超90%，多重压力下，三星亟需依靠新技术突破来增强核心竞争力。
与台积电专注代工的模式不同，三星能够提供从存储器设计到封装的全链条解决方案，其SAINT平台可显著缩短客户从芯片设计到封装量产的周期，在市场竞争中具备独特优势。
结语
目前，三星的先进封装布局已进入加速阶段。
首席技术官Song Jai-hyuk在Semicon Korea 2026大会上透露，HBM4产品市场反馈良好，已于本月进入量产出货阶段；HBM4E也计划于5月生产首批符合英伟达标准的样品。而垂直芯片（V-die）技术可无缝扩展至超高速存储-逻辑集成、高性能计算等多个领域，成为三星布局下一代AI半导体的核心抓手。三星存储业务副社长金在俊明确表示，公司将通过差异化封装技术引领下一代AI半导体市场，而垂直芯片正是这一战略中的关键一环。
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