来源：市场资讯

（来源：猫哥读研报）

华为在ISCAS 2026上发布了"Tau（τ）缩放定律"，提出从几何缩放（缩小晶体管尺寸）转向时间缩放（减少信号延迟），作为摩尔定律的接续者。A股半导体板块昨日上涨（科创50指数 +5.9%）。我们认为Tau定律表明，尽管面临出口管制，中国仍在取得令人瞩目的技术突破，并为在没有EUV的情况下持续提升芯片性能制定了清晰的路线图，这使其成为中国半导体的又一个DeepSeek时刻。重申对该板块的"跑赢大盘"评级。

Tau定律展示了超越现有成就的突破。 Tau定律的核心思想是通过削减整个半导体堆栈中的信号延迟，系统性地减小时间常数τ。华为一项名为"LogicFolding"的技术创新乍看之下与台积电的SoIC相似，两者都是将两个芯片裸片堆叠在一起。但华为能够实现令人印象深刻的低于2微米的键合间距（见图2），这使得他们能够将逻辑电路堆叠在逻辑电路之上以减少延迟（单元到单元），而不仅仅是在芯片层面进行堆叠（裸片到裸片，通常是将SRAM堆叠在逻辑电路上）。这就是为什么他们不仅能在密度上取得提升，还能提高频率（见图1）。除此之外，华为还强调了面向AI的端到端协同优化的重要性，充分利用晶体管-电路-芯片系统层面的改进。他们的目标是在未来五年内，通过近封装光学I/O（'Hi-ONE'）和统一总线网络（见图3），实现超级计算单元级别125倍的计算能力提升。凭借这些在不同技术栈上的改进，他们能够在集群层面提供巨大的性能提升，而这正是客户真正需要的。因此，我们认为Tau定律是一个可预测、可扩展的路线图指标，能够指导中国半导体超越EUV的限制，在未来十年持续改进。

然而，Tau定律也伴随着约束条件，尚无法让中国缩小与全球领先者的差距。 首先，Tau定律假设3DIC先进封装能够持续进步，而台积电等全球领先者在此领域仍保持着显著的技术和生态系统优势。其次，堆叠多个裸片提高了晶体管密度，但也增加了功率密度，热约束将成为一个关键问题，需要配电方面的创新。第三，如果不进行适当的设计，良率和成本也将成为采用的另一个障碍。可以说，华为的这些创新是全球参与者可以复制的，但华为短期内仍无法获得EUV，因此中国在半导体领域仍将落后于全球领先者，尽管我们确实看到这些创新可能使华为持续改进并逐渐缩小差距。华为的差异化优势很可能取决于他们能以多快的速度解决这些挑战，更紧密地集成各堆栈，并可靠且经济地扩大生产规模。

如果Tau定律成功实施，中国半导体的上涨空间巨大。 正如DeepSeek在算法上的创新鼓励中国投资AI并在本地构建完整的AI堆栈一样，华为的Tau定律现在将为行业注入更大信心，去投资中国半导体并在本地构建完整的半导体堆栈，进一步强化我们对该板块国产化的论断。在此主题下，我们最看好中芯国际、北方华创和拓荆科技，因为中芯国际执行先进逻辑和封装制造，北方华创提供先进逻辑制造所需设备，而拓荆科技可能为LogicFolding设计提供键合设备支持。

投资影响

我们给予中芯国际、华虹公司、北方华创、中微公司、拓荆科技、寒武纪、海光信息"跑赢大盘"评级，因其受益于中国半导体的这一新路线图。

关于受益者，我们认为Tau定律路线图对中国领先的代工厂、先进封装供应链和AI芯片生态系统具有结构性利好。在代工方面，中芯国际是明确的战略合作伙伴，很可能是华为实现路线图、最终通过无EUV的多裸片集成达到与台积电A14相当逻辑密度的关键推动者，这意味着对中芯国际最先进的基于DUV的多重图形化先进逻辑节点需求将持续存在。华虹公司也可能受益，因为其拟收购的华力微电子可能也在从事先进逻辑封装工作。在半导体设备领域，我们认为国内设备供应商的上涨空间偏向于那些对先进逻辑和封装有更高敞口的公司：北方华创应比中微公司受益更多，因为其在先进逻辑方面的敞口大得多，而拓荆科技一直致力于先进封装的键合设备，因此市场会将其视为核心受益者之一。对于AI无晶圆厂设计公司，华为的框架为在EUV限制下维持性能扩展提供了更清晰的路径，这应该会支持国内加速器和CPU供应商，如寒武纪和海光信息，因为它们可以在中国制造能力范围内协同优化架构，以利用更高的有效密度和更低延迟的互连。另一方面，它们也面临来自华为更激烈的竞争，因此与代工厂和半导体设备公司相比，AI无晶圆厂设计公司的上涨空间较小。

详细内容

华为的电路与系统路线图

在发布会上，华为发布了在Tau缩放定律指导下的芯片改进路线图。三个关键亮点：

晶体管密度快速提升。 通过先进封装（或华为所谓的'LogicFolding'），他们能够将晶体管密度从2025年的155 MTr/mm²（海思麒麟9030，基于中芯国际N+3节点，介于台积电N5和N7之间）提升到2026年的238 MTr/mm²（相当于台积电N3节点密度。可能基于两个芯片堆叠，例如一个中芯国际N+3节点芯片与一个中芯国际N+2节点芯片堆叠，因此不再是同类比较）。到2031年，他们的目标是达到400+ MTr/mm²（相当于台积电14A密度，但再次强调，这不是同类比较）；

最高频率稳步提升。 晶体管的速度通常通过其开关速度或频率来衡量，通过减少延迟的tau优化实现最高频率的进一步提升，延迟是相邻晶体管之间的关键路径延迟，而该延迟主要受互连RC影响；

AI集群指数级增长。 在芯片性能提升的基础上，Tau缩放定律还强调芯片间网络连接的改进，以构建指数级更大的AI超级计算单元，我们已在华为AI芯片路线图分析中对此进行了说明，现在华为的目标是到2030年将超级计算单元总计算能力提升125倍，这意味着每年3.3倍的激进增长。

时间缩放理论

技术论文全文链接：《多层电子系统的时间缩放理论》

此处引用摘要：

六十年来，摩尔定律的几何缩放推动了半导体的进步。这一行业契约已不再有效：纯粹尺寸缩小的回报已经趋平，前沿设计预算每颗芯片超过十亿美元，最先进节点的单位晶体管成本不再下降。本文提出了一种接续的缩放原理——τ缩放——它采用时间本身，而非晶体管面积，作为进步的主要衡量标准，将一个单一的特征时间常数τ作为统一优化目标，跨越从开关晶体管到数据中心工作负载的12个数量级。

本文展示了两个生产规模的演示。在一款移动SoC上，LogicFolding——一种将数字、模拟和存储电路分区到垂直堆叠有源层中的方法——在固定器件节点上，实现了晶体管密度55%的阶跃式提升和能效41%的提升。在AI系统上，一个协同设计的堆栈，包含内存语义的统一总线架构、近封装Hi-ONE光学I/O以及边缘到表面的3D Folding，预计到2035年硬件集成度将增长100倍以上。更深层次的主张是方法论上的：τ缩放是自Dennard缩放以来第一个为整个计算堆栈建立共享优化目标的缩放原理。

该理论主张在计算堆栈的四个协同层上优化和压缩延迟（τ）：

  • 晶体管层面： 减少晶体管本征开关延迟和互连延迟。这是摩尔定律产生直接影响的领域，缩小晶体管的特征尺寸有助于提高计算速度。除了缩小特征尺寸，改变结构也能提升晶体管性能（例如从平面结构到FinFET再到GAA结构）。我们认为本土代工厂在这一层面也在取得进展，例如使用DUV制造GAA结构；

  • 电路层面： 实施LogicFolding（使用3D异构集成和细间距混合键合，将逻辑、存储和模拟模块分解并垂直堆叠），以大幅缩短关键布线并减少RC负载。超越传统的3DIC路线图，华为进一步将设计从"芯片到芯片"堆叠推进到"单元到单元"堆叠，允许电路功能的不同部分（执行晶体管内部计算和存储部分的组合逻辑和时序逻辑）相互堆叠。

  • 芯片层面： 整体优化硅片和软件，以减少总执行时间。这通常被业界称为"设计技术协同优化"。由于华为被迫建立自己的工艺专有技术，甚至建造自己的晶圆厂，华为有可能在协同优化方面行动更快，从而在芯片层面交付更好的成果。

  • 系统层面： 利用内存语义统一总线结构（例如UnifiedBus）和高速光学I/O（例如Hi-ONE），绕过物理距离瓶颈，将集群通信延迟从数十微秒压缩至约100纳秒。这正是华为在其关于UB-Mesh的论文中阐述的网络架构优化。

具体而言，华为在论文中阐述了他们为实现2026年令人印象深刻的238 MTr/mm²晶体管密度所依赖的先进封装技术（这很可能将部署在其下一代手机华为Mate90上），以及使华为能够在未来十年为AI集群提供更强扩展能力的网络创新。

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