5月28日，有记者询问英伟达CEO黄仁勋：“对华为刚发布的‘韬定律’是什么样的看法？”
黄仁勋表示：“这对华为是好事，但台积电和台湾使用芯片堆叠和3D封装技术，已经快10年了。”
这话很直白，你们当宝贝的“韬定律”，已经是台积电十年前玩剩下了。
这话一出，半导体圈直接炸了锅。
华为用了整整六年时间，投入了不知道多少亿的研发，设计了381款芯片验证出来的韬定律，到他嘴里就成了“别人玩剩下的”。
到底是黄仁勋在讲实话，还是另有隐情？
黄仁勋这句话的问题在于，他直接把华为的“逻辑折叠”技术，归到了台积电3D封装那类里面。
台积电的CoWoS、SoIC这些先进封装技术，就是制造环节的东西，它解决的是“把已经造好的多颗独立芯片，用更紧密的方式拼在一起”。
而华为的逻辑折叠是在芯片设计图纸阶段，就把电路从平面“折”成了三维结构。
一个是“施工优化”，一个是“底层设计革命”，两个完全不是一个物种。
“韬定律”是什么
简单说，过去几十年芯片行业做的是“几何缩微”——大家都比谁能把晶体管做得更小，从7纳米到5纳米再到3纳米，数字越小越牛。
但这条路快走到头了，量子隧穿效应让1纳米以下几乎没法做，而且一台EUV光刻机就要几亿美元，还被美国卡着脖子不让中国用。
华为提了另一条路子——“时间缩微”，不和你比晶体管做得多小，比谁能让信号跑得更快，具体的实现手段就是“逻辑折叠”。
何庭波在发布会上公布的数据相当吓人：基于韬定律设计的麒麟芯片，晶体管密度从155 MTr/mm²提升到238 MTr/mm²，提升了53.5%。
理论上和台积电初代3nm工艺持平，能效提升41%，最高主频提升近13%。
关键还不是PPT——过去六年华为已经基于这条路径设计并量产了381款芯片，覆盖通信、计算、AI等领域。今年秋季要上的Mate 90，直接搭载首款全用逻辑折叠技术的麒麟芯片。
这才是黄仁勋最慌的地方——人家已经把路跑通了，不是小打小闹的实验室玩意儿。
黄仁勋的话音刚落，北京大学集成电路学院直接甩出了一套“真3D”与“赝3D”的划分：台积电那套属于“赝3D”，以整个功能模块为单位分配到不同的die上，同一模块内部的标准单元不能跨die拆分。
逻辑折叠才是“真3D”，支持在单个模块内部自由划分，标准单元可以直接分布在不同die上，在完整的三维空间里优化设计。
路透社的报道更直接，用了一句很妙的比喻——不拓宽马路，而是重新设计整个路网。
商业内幕人士点破了黄仁勋的心思：他这话是在台北宴请台积电供应链伙伴的晚宴后说的，一开口就强调“台积电领先10年”“对台积电不是威胁”，说白了就是给核心代工厂台积电递定心丸，稳住双方商业联盟。
但胡锡进那句话才是一针见血：英伟达可能是最担心的，因为华为若把韬定律彻底走通，受到冲击最大的将是英伟达和台积电。
逻辑芯片折叠遇到过三大公认难题：散热、互联、时钟同步，每一个都是当年欧美工程师玩不下去的“劝退题”。
华为给出的方案直接上了“降维打击”：人造金刚石做散热，导热率是铜的5倍且完全不导电。
超细间距混合键合加铜铜直接键合，层间连接精度控制在1微米以内，动态相位调整，时钟同步误差压到0.1皮秒，每一个问题都找到了破解的办法。
黄仁勋说“台积电领先10年”，如果放在3D封装这条老赛道上比，他确实没吹牛。
但问题在于——华为走的根本就不是3D封装的赛道，而是一条被西方尝试过但没有走通的全新路子。
这条新赛道上，不依赖EUV，不依赖最先进光刻机，依靠的是设计创新和系统整合能力。
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