最近关于芯片堆叠技术，真的是火爆了。
因为大家发现，通过以前的摩尔定律下的晶体管微缩工艺，已经快要达到了芯片工艺的极限了，再微缩下去，性价比不高了。
比如你要买High NA EUV，一台机器4亿多美元，还要配套其它更先进的各种设备，生产线设备成本，急剧上涨。
另外到了2nm时，良率大大降低，就算采用High NA EUV，也要开始多重曝光，那么制造效率降低，成本变高了。
所以像台积电的2nm工艺，一块晶圆的价格，高达3万美元，比3nm贵了50%以上。
并且最近几代工艺，一代比一代贵了很多，导致芯片的价格暴涨，这其实是不合算的，代价太大了。
所以，一直以来，大家都在想办法，不进行晶体管微缩，也能够提高芯片的性能，而其中多层堆叠，是行业一直在研究的。
像NAND闪存这一块，早就在研究堆叠，而不是一味的去微缩，像三星等厂商，已经将NAND闪存，堆叠到300层以上了，堆叠的越多，存储密度越高，速度也越快。
而在内存这一领域，HBM其实也是普通DDR内存的堆叠化，采用多层结构，实现速度更快，存储密度更高。
近日，三星正式发布了其12层的HBM4E的样品出货。
这是业界首款12层堆叠的HBM4E产品，其性能更强，速度更快，可以满足更多的AI芯片，以及AI服务器的要求。
为了实现12层堆叠，三星在中间采用了多种工艺和技术的组合。
其存储芯片这一块，采用的是最新的1c DRAM工艺技术，也就是其第六代10nm的DRAM技术，而在基座上，采用的是三星自己的4nm基础芯片。
事实上，之前美光、SK海力士也表态称，即将实现HBM4E的发布。
这两大企业与三星的路线也差不多，大家在DRAM芯片这一块，均采用的是自家的10nm左右的工艺，而在基站芯片这一块，则会与台积电合作，由台积电代工，采用的是3nm工艺。
可见，接下来，整个半导体领域，都会发力堆叠这一块，其实华为的韬定律这一块，也会发力堆叠技术，就是将芯片尽量的往立体结构上发展，而不是平面结构上。
这对于ASML而言，其实并不是一件好事情，因为一旦芯片不再只朝着微缩方向发展，而是开始堆叠，立体化结构时，ASML垄断全球的EUV光刻机，就不会再那么抢手，成为芯片发展的唯一引擎了。
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