2026年6月，北京。
中国科学院微电子研究所的实验室里，一张晶圆上多了一层东西。不是晶体管，不是导线，是四层垂直堆叠的存储单元。这是中国科学家第一次把IGZO材料做成的2T0C存储单元，从平面搬到了三维空间里。
听起来很专业对吧？没关系，我用大白话给你讲清楚这件事到底有多重要。
存储芯片的世界里，传统DRAM用的是“1T1C”结构。一个晶体管配一个电容。这套方案用了几十年，但现在遇到瓶颈了：晶体管越做越小，漏电越来越严重，数据刷新越来越频繁，功耗越来越高。
IGZO（铟镓锌氧化物）是一种新材料。用它做晶体管，漏电流极低，数据保持时间能到几百秒，比传统DRAM的毫秒级强了几个数量级。简单说：更省电、更持久、更适合堆叠。
2T0C就是“两个晶体管、零个电容”。不用电容，天然适合做3D堆叠——你想象一下盖楼，每层不用放一个巨大的水箱（电容），只需要两个小开关（晶体管），楼层自然可以盖得更高、更密。
IGZO+2T0C的组合，被认为是突破“存储墙”的重要技术路径。而中科院这次干的，就是把这套组合第一次从“平房”盖成了“四层楼”。
很多人可能会想：不就叠了四层吗？NAND闪存都叠到两百多层了，四层有什么好吹的？
完全不是一回事。
NAND堆叠的是“存储单元”，结构简单，一层一层往上摞就行。DRAM堆叠的是“存储单元+控制逻辑”，复杂得多——每层之间要通信、要同步、要散热、要保证数据不串扰。打个比方：NAND堆叠像是叠纸杯，DRAM堆叠像是盖一栋带电梯、带水管、带电路的智能大楼。
中科院团队这次实现的四层堆叠，用的是单步多层堆叠方案。什么意思？以前要一层一层建，现在一次成型。这就像3D打印和传统施工的区别——效率、成本、精度都不是一个量级的。
具体指标也拿得出手：
每个单元存3比特（3 bits/cell），比传统DRAM的1比特翻了3倍，存储密度大幅提升
数据保持400秒，比传统DRAM的毫秒级强了几个数量级
高速写入能力，读写速度不掉链子
更重要的是，这项技术可以集成在逻辑芯片的后道工艺上。翻译成人话：以后的AI芯片，可以把计算和存储“叠”在一起，数据不用跑远路，算力瓶颈直接被打通。
3D DRAM不是中国一个人在搞。全球存储三巨头：三星、SK海力士、美光都在拼命布局。
三星已经在10a原型中验证了IGZO沟道材料的应用，85℃下数据保持时间可达75秒以上。计划2028年量产，2029-2030年过渡到3D DRAM。
SK海力士展示了5层堆叠原型（良率56.1%），也在研究IGZO材料。美光累计了超过30项3D DRAM专利。
三家巨头都在跑，但都还在“实验室到量产”的路上。三星要2028年，SK海力士在推5层但良率只有56%，美光还在专利积累阶段。
我的判断是：中国已经稳稳站在全球第一梯队，而且位置还不错。
证据有三条：
第二，产业界也在快速跟进。 长鑫存储已经展示了全球首个BEOL集成的多层DRAM架构，基于IGZO沟道晶体管完成实验验证。有分析指出，这标志着国产存储在该领域已迈入全球第一梯队。长鑫存储2025年11月发布的DDR5产品也标志着国产DRAM正式进入全球第一梯队。
第三，中、美、韩差距不大。 专利分析显示，3D DRAM是中、美、韩均在积极布局的新赛道，国内外差距较小。这和传统DRAM领域“韩美垄断、中国追赶”的局面完全不同——在3D DRAM这条新赛道上，大家起跑线相差不远。
当然，差距也是有的。三星、SK海力士、美光在工程化、量产经验、良率控制方面积累深厚，这是中国短期内难以追平的。中科院这次展示的是“实验室成果”，从实验室到晶圆厂，还有很长的路要走。
存储芯片的竞争，正在从“平面跑”变成“垂直跳”。
传统DRAM的微缩已经快到物理极限了。再往下做，电子直接“穿墙而过”，你关不住它。3D DRAM就是那个“换道超车”的机会：不拼线宽多细，拼楼层多高。
IGZO材料、2T0C结构、多层堆叠。中科院这次的四层堆叠，是中国在这个轮廓上画下的第一笔浓墨。长鑫存储在产业端的跟进，则让这条技术路线有了从实验室走向量产的可能。
三星要2028年才量产，SK海力士的5层良率只有56%，美光还在积累专利。中科院这次的四层堆叠，虽然还只是实验室成果，但在时间上不输，在路线上不偏，在赛道上不落下风。
存储芯片的“盖楼”竞赛才刚开始。中国不仅拿到了入场券，还抢到了前排座位。至于能不能把这张票变成最终的奖杯，就看接下来的工程化能力了。
但至少，方向对了，步子迈出去了。这在芯片行业，比什么都重要。
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