2026年7月2日公开的一项英特尔专利申请，让外界看到了这家芯片巨头对高带宽内存的另一种构想。这份在18个月前——也就是2024年12月26日——提交的文件中，英特尔描述了一种名为“交叉批次内存”（cross‑batch memory，XBM）的架构，其核心思路非常直白：扔掉传统HBM依赖的那块昂贵硅中介层，改用后段制程晶体管和串行UCIe链路来提供带宽，同时把缺陷修复功能直接做进内存堆栈里。
要理解XBM改的是什么，先得把视线拉回到今天AI加速器面前那道最顽固的“内存墙”。标准的高带宽内存方案是把DRAM芯片垂直堆叠在一个基础逻辑芯片上，用硅通孔（TSV）把它们穿起来，再通过一块硅中介层和处理器对话。通信靠的是极宽的并行接口——一个堆栈能有1024位宽。正是这种“宽度”撑起了HBM的吞吐能力，但它也恰恰是成本高、难扩展的源头：每一根信号线都要在中介层里精密布线，而这块中介层夹在内存和计算芯片之间，随着堆栈变高、带宽要再往上走，制造的复杂度和代价都会急剧攀升。当AI加速器的算力提升速度远超内存供数速度，这条“内存墙”就成了性能的头号瓶颈，几乎所有大芯片厂商现在都把火力集中在接口和堆栈上，而不是光去堆逻辑晶体管。
XBM的第一个结构性变化，是把1T1C（单晶体管单电容）DRAM单元从传统的前段制程搬到了后段制程。通常DRAM的晶体管都做在硅片基底那一层，也就是前段；而XBM选择用薄膜晶体管在金属与通孔叠层的后段来构建记忆胞，这就让内存阵列可以被切分成众多小块，每一块都能独立寻址。专利文件里具体画出了每个内存芯片的规格：单片容量大约1.5 GB，内部排列成32×24的网格，总共768个“数据块”；这些数据块再编成8个通道，每通道细分8个子通道。
堆叠方式上，XBM用8层这样的芯片垂直摞起来，并且明确提到可以扩展到16层。层与层之间依靠TSV“沟槽”和双面高带宽互连（HBI）来贯通，数据最终经由基础芯片往外送。最值得注意的出栈方式在这里出现了——XBM并没有沿用超宽并行总线，而是改用通用芯片互连快速串行接口UCIe，以每通道32 GT/s的速率把数据打包送出。等于说，XBM放弃了HBM靠“位宽换带宽”的老办法，转而用高速串行链路来突破封装瓶颈，同时尽量保持和HBM4接近的占用面积。
换掉硅中介层带来的成本效应是这个设计方案的一大焦点。传统HBM的内存堆栈必须通过中介层才能和计算芯片完成那1024位宽的并行对话，中介层的面积、良率和布线层数都会直接推高封装成本。XBM借助UCIe串行I/O束直接接到处理器，不再需要那一片昂贵的中介层，整个封装体型得以缩小。专利文件中指出，这一改动瞄准的就是“组装成本”——也就是让HBM变贵的最主要部分。
另一个被写进专利的实用功能是内置缺陷修复。XBM在架构层就设计了自我修复机制，而不是等封装完成后再去靠外部手段补救。对任何把大量DRAM片层堆在一起的方案来说，片内缺陷率会随着堆叠层数增加而放大，能够原地修复缺陷意味着可以在不丢弃整块内存堆栈的前提下维持良率，这本身对于控制成本同样关键。
结合专利里给出的数字再细看：单片1.5 GB，8层就是12 GB，如果扩展到16层则达到24 GB；768个数据块编成8通道、64个子通道的访问结构，配合32 GT/s的UCIe链路，目标是既要追上HBM4的带宽量级，又要卸掉并行总线带来的封装包袱。至于后段制程晶体管这一“底色”，它让内存单元离开了拥挤的硅平面，把3D堆叠从单纯的芯片摞高演变成存储阵列本身也可以在后段金属层里生长，这为密度和灵活分块提供了更多空间。
不过，这份专利目前还只是一份技术披露。从申请到公开隔了18个月，而在2026年7月公开之后，至今没有任何消息表明英特尔是否已经把它推进到后续开发阶段。即便如此，透过这份申请书已经可以清楚读到英特尔面对AI内存瓶颈时的解题思路：不跟128条、1024条并行走到底，而是用串行接口换掉一整块硅中介层，并且把内存做进后段晶体管，顺便内置修复——如果这条路走得通，那未来高带宽内存的封装成本方程可能就得重写。
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