随着半导体几何微缩逼近物理与经济学极限，传统依靠缩小晶体管特征尺寸以提升集成度的摩尔定律正面临严峻挑战。
在全球先进光刻设备准入受限的特殊背景下，前沿芯片设计与制造亟需开辟新的技术路径。
2026年7月8日，华为正式更新了其“韬定律”论文的V2版本，题为《A time scaling theory for multi-layer electronic systems》（关于多层电子系统的时间缩放理论）。
该理论基于华为过去6年间381款芯片的量产实践，提出了后摩尔时代协同优化芯片性能的系统性方案，并首次在即将量产的旗舰级移动SoC（半导体和智能手机领域）——Kirin 2026上完成了工程验证。
传统升级路径受阻，华为转向“优化时间”
此前，整个半导体行业提升芯片性能的主要方法是“几何微缩”，即通过先进的光刻机，把芯片内部的晶体管尺寸做得越来越小。在同样大小的芯片上，晶体管数量越多，芯片的计算速度就越快。
但现在，这种传统方法遇到了两个主要瓶颈：
- 物理与经济极限：晶体管尺寸已接近物理极限，研发和制造成本极高。
- 外部设备限制：制造更小尺寸的芯片需要极紫外（EUV）等先进制程光刻机，而华为无法获取这些设备。
面对无法缩小晶体管尺寸的约束，华为提出了“韬定律”。该理论核心在于：不再追求缩小晶体管的物理尺寸，而是通过全栈优化，缩短电信号在芯片内部各元件之间的传输和处理时间。
信号处理速度加快，同样能达到提升芯片性能的目的。
核心技术：逻辑折叠
为了缩短信号传输时间，华为在Kirin 2026芯片上首次采用了“逻辑折叠”的设计方法。
- 三维堆叠：传统的芯片设计是将所有的寄存器、逻辑运算电路平铺在单层硅晶圆上。如果元件之间距离较远，连接两者的金属走线就会很长。
- 而“逻辑折叠”技术是将这些原本平铺的电路进行拆分，分别放置在垂直堆叠的两层晶圆上。
- 垂直互连：堆叠后的两层晶圆利用高密度的混合键合工艺连接。原本在平面上长距离的横向走线，被两层之间极短的垂直通道所取代。
由于电信号跑完物理距离的时间被大幅缩短，芯片的延迟和功耗均得到了显著优化。
Kirin 2026的实际表现
通过这种不依赖物理缩小的设计创新，Kirin 2026实现了以下关键指标的提升：
- 晶体管密度达到主流先进水平：按照行业标准口径测算，Kirin 2026的晶体管密度达到了每平方毫米1.75亿个。这一数据已经略微超出了台积电5纳米平面工艺的密度上限。在相同制造工艺下，这种密度的提升等效于传统技术发展三年的幅度。
- 功耗大幅降低：因为大幅缩短了信号传输距离，阻抗降低。在输出同等计算性能的前提下，Kirin 2026的运行电压降低了0.2V，其实测功耗仅为上一代基线芯片（Kirin 9030 Pro）的59%
未来向人工智能数据中心扩展
这种基于时间优化的设计不仅适用于手机移动端，也将解决AI数据中心的高能耗问题。
目前的大型AI集群中，有超过80%的能量消耗在芯片、机架之间的数据传输上。
华为规划在2030年之后，将逻辑折叠技术引入到其昇腾 990等AI芯片上。
通过统一总线和光互连技术，压缩集群内部的通信时延。预计到2035年，AI硬件集群的集成度将提升100倍以上，并支持中央处理器的核心频率突破4GHz。
行业挑战与展望
尽管“韬定律”在工程实践中取得了阶段性成果，但作为一种新兴的工程方法论，其广泛推广仍面临诸多开放性技术挑战：
- 原生工具链的适配：现有的EDA（电子设计自动化）工具多基于二维几何微缩演进，三维逻辑折叠需要更复杂的时序分析、热管理及布线算法支持；
- 工艺变异性控制：多层晶圆键合过程中的对准精度、材料应力以及不同批次晶圆的工艺一致性，对良率控制提出了更高要求；
- 产业共识与第三方复测：“韬定律”目前基于华为专属自研数据库及特定时延公式。要使其成为半导体行业的通用标准，仍需依赖学术界、产业界以及第三方独立测试机构的广泛复测与生态协同。
华为在论文结语中指出，后摩尔时代的系统级变革无法由单一组织独立完成。该理论的发布旨在向全球半导体产业、EDA厂商及学术界发出邀请，共同构建基于时间缩放理论的新型芯片设计与制造生态。
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