文/郝评的科技生活
芯片越堆越密，按理说只会越来越烫。华为偏说：我能做到越堆越凉。
这话喊了三个月，听着都像吹牛。
直到9月4日，何庭波在中科院ChinaXiv平台更新了一篇论文，标题火药味很足——《华为τ芯片本该过热烧毁？》。
她这次不是来讲道理的，是来交数据的。
先把时间拨回5月。
5月25日，何庭波在上海的IEEE学术活动上第一次公开讲"韬（τ）定律"。
一句话概括：半导体的老规矩是晶体管做得越小越先进，华为赌的是另一件事，信号在芯片里跑的路越短，就越省电。
为啥要换赛道？
摩尔定律的老路是越做越小，得靠顶级光刻机。
华为手里没这张牌，干脆换一条：把电路里横着跑的信号改成上下两层竖着走，路程短了，延迟和能耗一起降。
这招叫"逻辑折叠"，英文LogicFolding。
当时何庭波就放了话：几百款芯片已经按这思路设计、量产。台下人将信将疑，光说不练，谁都会。
三个月后，她甩出了证据
9月4日的论文里，第一组数据来自麒麟2026：晶体管密度从每平方毫米1.55亿颗涨到2.38亿颗，涨了55%。
同等性能下，NPU（AI计算单元）功耗降66%，GPU降58%，CPU大核降41%。
NPU那笔账尤其夸张：同样的29 TOPS算力，时钟频率降了63%，供电电压从0.85V压到0.55V，功耗一下掉了66%。
但先别把它当成完全体。
何庭波在论文里说得很直白：麒麟2026的折叠是刻意做保守的，混合键合的间距拉到1.5微米，折叠只用在关键路径上，不是整颗芯片都叠。头一回把折叠装进量产手机芯片，华为求的是稳。
电压凭啥能压这么低？得先搞明白，芯片的电到底耗在哪。
九成电不是"算"掉的，是"搬"掉的。
何庭波打了个比方：人一天消耗的能量，大头不在工位上坐着那几小时，而在通勤路上。
芯片也这样，晶体管"思考"要电，数据在金属线里来回跑更要电，路越长越费。
制程越先进，这笔通勤费占比越高。
逻辑折叠干的事就是缩短通勤：一般核心的连线长度平均缩短约20%，关键路径上最多能砍70%。
一个处理模块里，时钟布线缩短28%，相关的时钟缓冲器从4.36万个减到1.9万个。
翻译成人话：数据不用跑远路了，电省下来，电压也敢往下压了。
这篇论文里最值钱的，是她承认翻过车
首款折叠芯片，不可能每个模块都顺。
论文里自己就交了底：麒麟2026里有个模块叫DSP（数字信号处理器），第一代折叠没玩明白——功耗确实降了25%，但面积缩了40%，单位面积发热反而涨了24%。
电路叠密了，热也跟着堆起来了。
这块短板，麒麟2027才能补上：功耗降47%，功耗密度压到低于平面设计，所以更强的τ定律芯片是明年的麒麟9060 Pro。
一个模块的学费，交了一代芯片。肯把这种翻车过程写进论文给全行业看，至少说明这不是发布会PPT，是真在迭代。
何庭波自己也划了条线
韬定律是"时间"定律，不是"能量"定律。
逻辑折叠先省下的是一笔时间余量：信号跑近路，延迟就短。
这笔时间怎么花，决定成色。
拿去降电压、加并行核心，就省电；拿去猛拉频率冲跑分，反而更费电。
散热也没消失。
论文说得很坦白：下层电路的热，还是得穿过上层散出去。
麒麟2026的做法是热感知布局，把发热大的模块错开摆，别让热点上下叠着，加上总功耗降了，整体热负荷自然变小。
这一代用的是保守方案，没把整颗芯片全叠起来，只挑了关键路径下手。
真正的考试，在秋天。
华为的计划是今年秋季推出第一款用上逻辑折叠的麒麟芯片，代号麒麟2026。
所以秋天那颗，准确说是韬定律的开山之作：第一批成绩单是真的（NPU功耗掉66%），短板也明明白白（DSP还没修好）。想看到折叠在每个模块都榨出收益的完全体，得等麒麟2027，甚至更往后。
它更像华为先丢出来给你验货的样板：制造工艺没变，功耗先砍一大截，这是用户摸得着的变化。
至于这颗"本该烧毁"的芯片是真凉还是假凉，实机见分晓。
论文结尾，何庭波引了西西弗斯推石头的神话：每一代工程师把巨石推上山顶，看它滚下去，再从头推。
她补了一句：这座山是有方向的，每推一圈，留下的都是一颗算得更多、耗得更少的芯片。
这话说得挺美。
但含金量从来不在话里。等秋天那颗麒麟2026跑起来，再夸也不迟。
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