芯片行业有一项指标正在快速恶化。西门子的 Harry Foster 在最新一轮功能验证研究中发现，IC 和 ASIC 受访者里，只有 5% 在 2026 年报告了首次流片成功。同一项研究在 2024 年给出的数字是 14.4%。
首次流片成功，指的是芯片第一次送去制造就能正常工作，不需要改版重来。这个比例从两位数掉到个位数，意味着绝大多数团队要经历至少一次失败、返工、再投片。时间、金钱、工程人力，全部要按两轮甚至更多轮来算。
一边是成功率下滑，一边是人力不够用
Synopsys 的 Thomas Andersen 把问题指向了另一个方向：芯片开发正面临工程人力容量的紧张。他的判断是，要在这种条件下维持创新节奏，把 AI 铺到整个流程里已经不是可选项，而是必要条件。
两条信息放在一起看，逻辑是通的。首次流片成功率下降，说明验证和设计的复杂度已经超出人工流程能稳定兜住的范围；而工程人力容量吃紧，说明靠加人补窟窿这条路走不通。剩下的解法，只能是把 AI 塞进流程的各个环节。
这不是某一家的观点。Cadence 的 P. Saisrinivas 在讲怎么算最小时钟周期，用到了片上偏差和公共路径悲观消除这些概念，目的是让芯片在真实世界里可靠工作。这类计算的复杂度，本身就是验证工作量的来源之一。
工具链在往同一个方向收
Arm 的 Ash Naik 给出的方案，是用 ExecuTorch 把一个 PyTorch 模型拆分并优化到 CPU、GPU、NPU 上，走五条面向不同目标的执行路径。模型要同时跑在多种硬件上，还要保持效率，靠手工调优很难规模化。
Arm 的 Jeevan Bhoot 则展示了另一种思路：把一种新的权重格式和量化感知训练结合起来，在缩小模型体积的同时保住精度，面向的是多模态 AI 场景。
Cadence 的 Nagendra Varma 谈的是把既有的 SoC 设计范式改造成系统级互连结构，用来支撑下一代 AI、HPC 和数据中心负载。Synopsys 的 Madhumita Sanyal 则在研究如何在堆叠裸片、面对面 3D 架构里实现 64.0 GT/s 的 PCIe 连接。
这些题目看起来分散，指向的是同一件事：芯片要承载的负载在变，设计方法、互连方式、模型部署方式都得跟着变，而每一步变化都会增加验证和调试的负担。
制造端的数据，大部分没被用起来
PDF Solutions 的 Christophe Begue 注意到一个落差：芯片制造过程中产生的数据量，和实际被分析的数据量之间，存在明显的不匹配。数据在产生，但没有被充分读出来。
Onto Innovation 的 Huayuan Li、Alex Hong、Johnny Mu 和 Timothy Kryman 展示的是如何提升对沉积变化的可见性。Synopsys 的 Guy Cortez、Dan Alexandrescu 和 Aaron Barker 在解释怎么让生产测量结果和设备行为、以及流片前的预期对齐。
Teradyne 的 Melvin Lee 给出的结论更直接：通过 ATE 测试，已经不能保证芯片在真实场景里不出问题。Advantest 的 Don Ong 和 ISIG 的 Salah Nasri 讨论的则是供应链相互依赖和战略联盟带来的影响。
Nordson 的 YiPeng Zhou 发现，键合测试正在成为影响长期性能和良率的关键控制点。proteanTecs 的 Nir Sever 解释了为什么系统级封装里的每一颗芯粒都需要被监控。Rambus 的 Phillip Swart 关注的是构建可配置的 PCIe 子系统，覆盖本地扩展、共享资源域和更长距离的拓扑。
安全这条线也在被重新划线
Keysight 的 Sameer Dixit 提醒，AI 系统给企业环境带来了全新的安全风险类别，这推动了对一套完整 AI 安全评估框架的需求。
SEMI 的 Mayura Padmanabhan 和 Nishita Rao 与 OBSIDIA Semiconductors 的 Erik Hosler 聊了 counterfeit electronics、可追溯性、可信硬件、AI 基础设施，以及行业协作在保障半导体生态安全上能起的作用。
把这些线索并排放，2026 年这份功能验证研究里的 5% 不只是一个统计数字。它对应的是验证复杂度、工程人力、制造数据利用率、测试有效性、安全边界这几条线同时绷紧的状态。而各家给出的答案，几乎都落在同一个方向上：把更多环节交给 AI，把更多数据真正读出来。
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