科学家首次能够开发出晶体管尺寸小于1纳米的计算机芯片。让这一切成为可能的新“NanoStack”架构，甚至有一天可能造出小到0.1纳米的晶体管。
新的0.7纳米晶体管，比超级计算机、人工智能系统和先进图形处理单元（GPU）中使用的标准2纳米半导体芯片里的晶体管要小得多。虽然尺寸标注不一定对应芯片上晶体管的确切大小，但它确实能反映芯片的整体性能水平。
说白了，晶体管和它的支撑组件越小，芯片上能塞进去的数量就越多。比如，典型的2纳米芯片设计，能在一个指甲盖大小的空间里容纳大约500亿个晶体管。
新芯片的晶体管小到什么程度呢？已经不用纳米来衡量了，而是用“埃”，这个单位通常只用来衡量原子。预计首批这类芯片将采用只有7埃的晶体管来制造——相当于0.7纳米，差不多是一个葡萄糖分子的宽度。
在这个尺寸下，工程师能把近1000亿个晶体管塞进一个指甲盖大小的空间里——差不多是当前2纳米平台的两倍。
堆叠与震撼
科学家们利用一种名为“纳米堆叠”的新技术实现了这一壮举，他们首次在一篇经同行评审、收录于2025年超大规模集成电路技术与电路研讨会的研究中概述了该技术，并于2025年7月上传至IEEE Xplore。这项技术使工程师能够垂直堆叠纳米片，而这些纳米片正是用来构建上一代2纳米计算机芯片的。
所有传统电路中使用的技术——称为互补金属氧化物半导体（CMOS）——在制造过程中要求极高的温度。随着晶体管缩小，它们还面临诸如“电荷俘获”——电子或空穴被缺陷或杂质束缚——以及“栅极漏电”，即静态功耗等问题。
这些问题给将晶体管尺寸缩小到2纳米以下的尝试带来了挑战，从而将计算机芯片的性能和效率提升到超越当今最强能力的水平。然而，科学家们表示，IBM的三维堆叠架构则意在缓解其中一些痛点。
“NanoStack是一层一层堆叠起来的纳米片晶体管。但这并不是通过简单的整体式光刻和蚀刻工艺实现的，”IBM半导体全球研发及奥尔巴尼运营的副总裁卜惠明在一次媒体吹风会上表示。
“这里发生的情况是我们实际上将设备堆叠起来。我管它叫堆叠，也叫交错排列。就是在垂直方向上叠起来，这样每个晶体管的正面和背面都能独立接通，分别传输信号和供电。这些晶体管的堆叠靠的是一种介电键合工艺，这是我们开发的一项关键创新。”
IBM的代表在发布会上补充说，相比2纳米平台，这项新技术可提供高达50%的性能提升，同时能耗降低70%——并将在未来五年内彻底取代2纳米技术。
科学家们表示，这项研究可能对整个计算行业产生深远影响，给人工智能（AI）和量子计算领域带来革命性的影响。
其中一项直接的技术好处，可能就是能造出更好的静态随机存取存储器（SRAM）芯片，这类芯片用在各种计算场景中，包括CPU缓存、网络，还有心脏起搏器、车辆传感器等设备。
SRAM在AI处理中也至关重要，因为它靠近处理核心（而其他类型的RAM模块通常是独立的组件），提升了数据在系统内来回传输的速度，从而减少了瓶颈。
IBM代表在新闻发布会上补充说，他们展示了SRAM内存在微缩方面相比2纳米平台提升了40%。这对AI工作流程来说是一大利好，因为AI工作流程需要更高的带宽和效率。
计算的未来
“我们实际上已经进入了一个半导体制造几乎如同魔法的领域，”Huiming在谈到设计过程时补充道。“想想我们在这里构建的结构。我们实际上是一个原子一个原子地沉积，一个原子一个原子地叠层。”
IBM代表表示，纳米堆叠方法不是小幅升级，而是代际跨越，最终将使代工厂能够将这些芯片从0.7纳米晶体管一直扩展到单个埃，或者仅仅0.1纳米——让摩尔定律至少再延续一段时间。
他们表示，缩小这些芯片上的晶体管节点将实现更强大的制程，这得益于晶体管数量增长近一倍，而堆叠交错的设计则大幅降低了能耗需求。胡明表示，尽管人人都追求性能，但没人愿意为功耗付出代价。
“无论是CPU还是GPU，它都将取代纳米片技术，成为领先代工厂当前的主流平台，”他补充道。“我们相信这一转变将在7埃米左右的节点发生。因此，十年之内，这将成为我们又一项发明的主流平台。这是技术的下一次飞跃。”
2025年这项研究的发现表明，该芯片组不仅能以显著降低的能耗提供大幅提升的性能，还可能为减少高功率计算对硬件的热影响提供一条出路。
IBM代表表示，这些创新还可能对量子计算产生影响，因为它们有望推动经典系统的改进——随着这项技术的兴起，量子计算机将与这些经典系统协同工作。
“在量子计算方面，我们需要搭配大量经典计算一起用，”IBM 研究总监 Jay Gambetta 在新闻发布会上表示。“我们想要构建解码器，我们想为解码器和加速器开发控制器。我们现在就在用 2 纳米[平台]做这类经典计算。如果我们能够持续改进平台，使用更高效、更强大的[芯片组]，这只会帮助我们更快、更稳地构建与量子计算配套的经典计算。”
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