会议背景
当 AI 正在重塑芯片设计流程，功耗评估也不应等到后端才“发现问题”。
先进制程、复杂 SoC 架构、高速接口与 AI 计算负载正在不断推高芯片功耗挑战。对于设计团队来说，RTL 阶段的每一个架构选择、每一段数据通路、每一次无效翻转，都可能在后续实现中放大为更高的动态功耗、更紧张的功耗预算，以及更昂贵的 ECO 成本。
尤其在当前低功耗设计流程中，越来越多工程团队希望在 RTL 阶段获得更早、更可信、也更可执行的功耗洞察：
如何定位功耗浪费来自哪里？
如何判断哪些 RTL 修改最值得优先投入？
如何在设计早期就识别 glitch power 等隐藏功耗来源？
本次会议将围绕AI 时代下的 RTL 功率评估和优化展开，特邀是德科技 EDA 产品应用专家，为您介绍：
Keysight PowerArtist 2026R1.1
这是PowerArtist 加入 Keysight EDA 产品组合后的首个重要版本发布！PowerArtist 2026R1.1 持续增强该工具在功能、性能与易用性方面的能力，并带来面向 RTL 设计早期功耗洞察与优化的新特性。
10月14日（周三）14:00-15:30
即刻报名，锁定席位
@腾讯会议
会议简介
本次线上研讨会将从 RTL 低功耗设计的真实挑战出发，结合 Keysight PowerArtist 2026R1.1 新版能力，分享如何在设计早期更高效地发现功耗问题、理解功耗来源，并将分析结果转化为更有优先级的优化决策。
会议主题
AI时代下的 RTL 功率评估和优化：暨 Keysight PowerArtist 2026R1.1新版发布
核心内容
为什么 RTL 阶段功耗评估越来越关键：先进制程、复杂 SoC 架构与 AI 计算负载正在放大早期架构选择对最终功耗的影响。
如何更早识别 glitch power：PowerArtist 2026R1.1 的 Delay-Aware Glitch 分析可基于路径延迟识别不必要的翻转，追踪 glitch 的源头与传播路径，并评估其对动态功耗的影响。
如何获得更聚焦的 RTL 优化方向：新版增加了针对降低 glitch power 的 Operand Isolation Reduction 与 Mux Chain Reduction技术，帮助识别可降低无效数据通路活动和低效多路复用结构的优化机会。
如何看清功耗节省潜力：新增 consolidated glitch report，将 glitch source、层级贡献、cell category 与 reduction 结果整合到同一报告中，并呈现潜在与实际功耗节省。
如何提升复杂 RTL 设计的分析效率：新版增强 signal optimization，可识别部分常量逻辑与 signal-equivalent logic，从而减少功耗报告噪声并提升分析效率。
成功案例分享
演讲嘉宾：侯忠明
是德科技设计工程软件 EDA 产品应用专家
从事芯片低功耗设计多年，对于芯片架构和低功耗设计方法学具有丰富经验。曾帮助多位客户搭建低功耗流程，并进行芯片功耗优化方案分析。主要研究领域包括芯片功耗建模、系统 PI/SI 仿真及低功耗 RTL 设计。他曾在 DAC 发表多篇论文，并是两项美国专利的第一作者。
适合人群
有芯片低功耗设计需求，但目前尚未系统使用专业功耗分析与优化工具的设计工程师
希望在 RTL 阶段更早评估功耗风险、识别优化机会，并寻求可落地解决方案的芯片设计团队
正在搭建或完善低功耗设计流程，希望提升早期功耗可见性与分析效率的 SoC / IC 设计团队
关注 glitch power、无效翻转、数据通路功耗浪费等问题，并希望在后端实现前提前采取优化措施的工程团队
立即报名
如果您正在寻找更早、更可操作的 RTL 功耗洞察，希望在后端实现前减少功耗风险，欢迎扫码报名参加本次线上研讨会。
温馨提示：欢迎在直播过程中提出您在 RTL 功耗评估、低功耗流程搭建、glitch power 分析与实际项目落地中的问题，是德科技专家将为您现场解答。参与直播互动问答并完成会后问卷，还可参与幸运抽奖，「氮化镓快充充电器」和「Keysight工程师限定温变马克杯」等您领取！
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