一块树莓派CM4的Mini-ITX扩展板，跑完了全部检查：ERC 0、DRC 0、未布线网络 0、原理图与PCB不匹配 0。上一次卡住的厂商模型电源仿真，这次12个工况全部跑完。可“全部检查通过”这个标志位，仍然是 false。
Gerber文件没有放出来。原因只有一个：一次故障仿真里，某个电源控制器引脚上留下了约 −1.35 V，到现在没人能把它解释掉。
这是让AI代理（Codex，通过KiCad的命令行接口驱动）设计这块板子的第二部分。第一部分是486项检查与第一张记分牌，这一部分接着往下推进。
正式复验在 2026-10-25 11:42 JST 执行，同时确认了52个输入文件在检查运行期间没有任何一个被改动。检查脚本会核对自己的作业，包括作业本身有没有被挪动。
板子顶面的丝印还留着那行字：“ROUTED ENGINEERING PROTOTYPE / DO NOT FABRICATE”（已布线工程样机／禁止制造）。这行字算是挣来了自己的位置。
布线收尾，靠的是逐段返工
高速差分段是按段重做的：跨交流耦合电容的长度误差抵消、层使用、过孔深度差异都被修正。在D5上，两颗电容挪到了B面，时钟端接重新定位。检查回路还确认了没有任何既有信号的参考地平面新增裂口。
电源监控窗口做了调整：R119 从 150 Ω 改为 200 Ω，R272 从 9.31 kΩ 改为 9.42 kΩ，并在原理图、PCB、BOM和器件数据之间同步。U300.A8 的一个引脚类型被改正，以匹配实际输出。
验证脚本本身也被修了：一处对旧电源汇总数据的过期依赖，以及文件整理中的绝对路径／相对路径不匹配。现在检查器会验证板子、器件数据和已存分析结果三者确实彼此一致。
静态图景站住了，动态图景往前挪了一步
在已采纳的板子上重跑的结果：
- 6条基础电源轨上的 384 个无源SPICE工况
- 包含 357 个共地点位的压降分析
- 68 条控制／检测路径、16 个电源段、48 条电容路径
- 32,768 个PG/UV分析工况——4条分支中最紧的电源正常重接合裕量约为 5.345 mV
这些都在声明的静态条件内成立。上次卡住的那部分也动了：用原始ADI／Nexperia厂商模型，4条电源分支 ×（启动、输出短路、正常输入丢失）= 12 个工况，全部数值跑完到300 ms，对照保存的波形通过了有限的端子电压与MOSFET电压检查。
问题在 −1.35 V
另一次内部故障诊断在上游BUCK侧放了 1 mΩ 短路。在最新板子上，保存的波形仍然显示那个约 −1.35 V 的引脚电压。
检查下限是 −0.3 V。加电容和缓冲吸收的方案没有解决问题，因此没有被采纳进板子。
两个方向相反的诚实说明：这是一个部分模型，寄生参数和电源响应都是假设的，所以它不能证明真实板子会被损坏；但“模型可能是错的”同样不算及格。
在这件事解决之前，这个设计不会被称作完成、无问题或可制造，Gerber／钻孔／装配输出继续扣着不发。
之后还开着的：容错、完整电源控制环、高速信号完整性、热与EMI、真实世界I/O同时工作，以及外壳／装配／制造检查。
作者留了两个问题给读者：当一个部分SPICE模型显示出低于绝对最大值的引脚电压、而布局微调又推不动它时，你会先查模型的假设寄生参数，还是先查电路本身？一块自己的验证套件都拒绝说“通过”的板子，你会拿去打样吗？
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