AI算力每年增长约3倍，而现有设备最多只能让全球先进晶圆产量约翻倍。这两个数字摆在一起，缺口有多大不用多解释。Dwarkesh Patel 用两天时间参观英特尔晶圆厂，并与英特尔 CTO Pushkar Ranade 及工艺、良率、研发与封装负责人对谈，试图回答一个问题：先进芯片到底怎么从实验室走向量产。

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整场对谈以 14A 为主线。这个节点已经开发三年多，单颗芯片要走约两千道工序。良率怎么爬？靠在线量测、末端电性与分选测试，再加截面分析定位缺陷，逐段解决。英特尔 10 纳米延期的教训被反复提起：单节点塞进太多创新，EUV 又没就绪，结果就是拖。此后英特尔建立了一套成熟度指标，按阶段把关，不再一口气把所有新东西压在一个节点上。

晶体管这条路线的方向是确定的：从平面 MOS 到 FinFET，再到全环绕栅极（GAA），然后是 CFET。但确定不等于快。GAA 早在 1988 年就在实验室做出来了，三星直到 2022 年才量产。CFET 把 N 型和 P 型晶体管上下堆叠，能省面积，可散热、深宽比、垂直互联都是新难题。简化版已经在实验室做出，但性能还没超过平面并排方案，量产可能还要十年以上。

光刻环节的判断分歧，很能说明问题。高 NA EUV 把数值孔径从 0.33 提到 0.55，能一次印出更小图形，但一台加配套设备约4 亿美元。英特尔 14A 把背面供电做成可选项，正面布线因此放宽，一次曝光成为可能；台积电没有背面供电，布线更密，仍需多重曝光，所以对同一套设备得出了不同结论。用受访者的话说，技术架构不一样，面对同一套设备结论自然不一样。

封装侧的关键路径是混合键合。互联间距已经从 130–150 微米推进到 25 微米量产、10 微米以下在开发，论文里已展示 0.45 微米的可靠性。裸片对晶圆的方式可以先把良品筛出来再配对，比晶圆对晶圆更适合逻辑芯片互联——后者要求上下裸片尺寸与良率分布严格匹配，随机错配就会损失良品。间距缩小带来的直接好处是带宽上去、每比特功耗下来。材料端也有瓶颈：细线铜撞上衬层限制，间距约 20 纳米以下时，钌这类可刻蚀材料更有优势。

回到产能这道算术题。ASML 的 EUV 年产量不足百台，设备交期约 18 个月，建厂还要更久。晶圆厂约 80% 的成本是固定的，良率和利用率提升带来的是非线性收益。行业从垂直整合转向横向分工，又冒出云厂商和模型公司的虚拟垂直整合。英特尔的办法是用采购承诺锁定设备与产能，并与马斯克的 Terafab 合作加快建厂。受访者的原话很直白：十倍做不到，但两倍左右应该可以；除非整个供应链从设备商到他们的供应商、再往下的供应商全都增产，否则整体产量没法增加。

还有一句值得记下来：在这个行业里，你永远拿不到完整的数据。非要等数据齐全，那就等得太久了，那时候已经太晚。