当摩尔定律逐渐逼近物理极限，芯片产业的下一步该往哪里走？
华为给出的答案，是一个以希腊字母命名的新概念——“韬（τ）定律”。然而，要把这条新路真正走通，华为也坦言遇到了一只“拦路虎”：电子设计自动化（EDA）工具。
业内人士指出，作为韬定律核心技术之一的“逻辑折叠”，目前最大的瓶颈就在EDA工具。
从“几何缩微”到“时间缩微”
韬定律由华为于今年5月正式发布，由华为半导体业务部总裁何庭波阐述。
“韬”是希腊字母τ的音译。在电路理论中，τ指的是信号切换所需的时间，τ越小，信号切换就越快。
过去近六十年，半导体产业遵循的是摩尔定律，核心思路是“几何缩微”：把晶体管做得越来越小，在同样面积上塞进更多晶体管，从而提升性能、降低成本。但随着制程逼近物理极限，晶体管微缩的速度在放缓，成本红利也在消退，更何况先进制程设备还受到外部限制。
韬定律提出了一种不同的思路：不再单纯依赖把晶体管做小，而是转向“时间缩微”，即缩短信号在芯片各个层级之间的传播时间。
它覆盖从元器件、电路、芯片到系统的多个层级，强调各层级协同优化。
这一思路的底层逻辑在于：芯片性能不仅取决于晶体管本身的速度，还取决于信号在晶体管之间“跑路”所花的时间。随着芯片规模越来越大，连线带来的延迟已成为制约性能的重要因素。
换句话说，与其一味把“车”造得更快，不如先把“路”修得更短。
逻辑折叠：给电路“重新排版”
在电路层面，华为实现韬定律的关键技术叫“逻辑折叠”。
它的原理是对电路布局进行重新排列，缩短关键路径上的连线长度，从而降低拖慢信号的电阻和电容负载。打个比方，如果把芯片比作一座城市，传统做法是不断把房子盖得更小、更密；而逻辑折叠则是重新规划道路，让最繁忙的线路变得更短、更直，车流自然更快。
据介绍，过去六年里，华为已基于这一理念设计并量产了381款芯片。
今年秋季面世的麒麟芯片，率先采用了逻辑折叠技术。华为还预计，到2031年，其高端芯片的晶体管密度可达到相当于1.4纳米制程的水平。
不过，外界对这一路线的实际效果仍在观察之中。逻辑折叠能在多大程度上弥补制程差距，还需要通过更多实际产品的性能、功耗和良率数据来检验。
为什么EDA成了最大瓶颈
EDA被誉为“芯片之母”，是芯片设计中不可或缺的软件工具，涵盖电路设计、物理布局和验证等关键环节。
传统EDA工具是围绕摩尔定律时代的平面设计范式发展起来的。而韬定律强调的多层级、立体化设计，对EDA提出了全新要求。
国内EDA龙头企业华大九天董事长刘伟平此前表示，系统级规划、三维物理实现，以及跨多个芯片裸片的验证，都是当前面临的挑战。他透露，华大九天已统一了各产品线的基础数据，并重构了软件架构，其三维设计与验证方案已支持客户完成流片。
人工智能也在为EDA注入新动力。据报道，华大九天的AI智能体曾将一项电路版图任务的时间从四周缩短至一周。
不过刘伟平也强调，最终签核环节仍离不开人的判断，涉及科学计算的仿真也仍需依赖传统工具。此外，与晶圆厂之间的数据碎片化、庞大的算力需求，也是行业需要共同破解的难题。
一家公司走不完的路
华为副董事长、轮值董事长徐直军表示，韬定律不可能只靠一家公司来完成。
他希望学术界、EDA厂商和芯片设计公司共同参与，或许能够走出一条中国半导体发展的新路。
这番表态背后，是对产业生态的清醒认识。
长期以来，全球EDA市场被少数几家美国企业主导。在外部限制不断加码的背景下，国产EDA的自主可控，已成为中国芯片产业必须补齐的短板。
韬定律的提出，客观上为国产EDA提供了一个“换道”的机遇。
如果国内企业能够率先构建起适配“时间缩微”的设计工具链，就有可能在新范式中占据先机，而不必在旧赛道上亦步亦趋。
值得一提的是，近年来国内EDA企业发展迅速，在部分点工具上已具备较强竞争力，但在全流程覆盖和先进工艺支持方面，与国际巨头相比仍有差距。
韬定律带来的新需求，既是压力，也是倒逼国产EDA加速成长的动力。
当然，新范式能否被产业广泛接受，还需要更多产品和数据来检验。
从“做小”到“做快”，华为抛出的不只是一个新名词，更是一道考验整个产业链协同能力的必答题。
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