公众号记得加星标⭐️，第一时间看推送不会错过。
在2026年1月于东京国际展览中心举办的“ NEPCON Japan 2026 ”电子制造及封装技术展览会上，英特尔展出了“玻璃芯基板”，这项下一代封装技术此前曾被传言处于“实验室阶段”甚至“已经停止研发”。此次展出表明，该公司正朝着实际应用阶段迈进。
此次发布会上亮相的是一款尺寸为 78mm x 77mm 的全尺寸原型机，它将英特尔的王牌技术——2.5D 封装技术“ EMIB（嵌入式多芯片互连桥） ”集成到玻璃基板上。可以说，英特尔晶圆代工凭借其“突破物理限制”的优势，正式进军由英伟达和 AMD 主导的 AI 加速器市场。
为什么现在要用玻璃？答案在于人工智能芯片尺寸增大带来的物理限制，例如翘曲和布线密度过高等。
目前，先进封装技术，例如台积电的CoWoS技术，采用硅中介层和有机基板。然而，随着芯片尺寸增大到光罩尺寸（曝光工具的照射区域）的两到三倍，传统的有机材料（塑料树脂）由于热胀冷缩而存在严重的基板翘曲问题，导致结合不良。
英特尔提出的玻璃芯基板正是解决这一问题的方案。玻璃的热膨胀系数（CTE）与硅接近，因此即使加热，其尺寸也不容易变形。此外，其极其光滑的表面使得制造比有机基板更精细的电路成为可能。
在日本NEPCON展会上发布的幻灯片和实物样品揭示了英特尔玻璃基板令人惊讶的内部结构。与其使用代码名称或营销术语，不如直接看懂以下工程规格：
10-2-10 堆叠结构：
顶部和底部各堆叠十层重分布层 (RDL)，中间夹着一个玻璃芯。总共 20 层堆叠结构，足以应对 AI 芯片极其复杂的信号路由。
玻璃芯厚度：
800 微米（0.8 毫米）。这属于“厚芯”设计。过薄的玻璃难以操作，而这种厚度能够确保机械强度，并保证数据中心大型封装的刚性。
45μm 凸点间距：
实现了有机基板难以实现的精细间距，显著提高了芯片与基板之间的 I/O 密度。
硅芯片安装面积：
约 1,716 平方毫米（约为光罩尺寸的两倍）。提供大面积且极高的平整度，可用于安装多个大型 GPU 芯片和 HBM（高带宽内存）。
最令业内人士感到惊讶的不是规格本身，而是英特尔明确表示不会有 SeWaRe 。
“SeWaRe”是玻璃基板制造过程中最大噩梦的委婉说法：切割和搬运过程中产生的微裂纹和碎裂。玻璃是一种脆性材料，即使是微小的裂纹，在热循环测试中也可能扩展成灾难性的裂缝。
一度，随着英特尔的关键玻璃基板开发人员转投三星，外界猜测“英特尔未能提高玻璃基板的良率（SeWaRe 应对措施），并已冻结该计划”。然而，本次展会强调“无 SeWaRe”，这恰恰表明，通过材料科学方法或特殊加工工艺的建立，脆性问题已被克服，从而确保了足以承受大规模生产的坚固性。
英特尔的真正目标并非仅仅使用玻璃基板，而是将EMIB嵌入其中。
EMIB 是一种将微型硅桥嵌入衬底以连接硅芯片的技术。传统的硅中介层（例如 CoWoS-S）需要昂贵的硅晶圆来覆盖整个衬底，其缺点是成本会随着面积的增加呈指数级增长。
英特尔采取的方法，即只在作为“平坦巨大基底”的玻璃基板的必要部分嵌入EMIB，试图同时实现以下两个目标：
确保可扩展性：中介层没有尺寸限制（光罩限制），可以创建物理上尽可能大的封装。
成本与性能的平衡：提供昂贵的硅互连（EMIB）和廉价、高速的玻璃通孔（TGV）的混合方案。
这种架构将成为台积电下一代多芯片人工智能加速器 CoWoS 的有力竞争对手。
https://xenospectrum.com/intel-glass-core-substrate-emib-nepcon-japan-2026-analysis/_vignette
（来源：编译自xenospectrum）
*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
今天是《半导体行业观察》为您分享的第4301期内容，欢迎关注。
加星标⭐️第一时间看推送
求推荐
