过去的这几些年，从芯片的演进路径来看，晶体管技术已经经历了三代。
第一代是Planar FET，之前主要用于90nm及以上的工艺，后来继续再前进，一直用到了28nm工艺，然后缺点出来了，功耗变高、发热增加、漏电是必然，性能瓶颈越来越严重。
所以到了14nm时，进入了FinFET晶体管技术，这个技术一直使用到3nm，同样的问题又出现了，功耗大，发热，漏电，性能瓶颈出现。
于是，三星在3nm时切换为GAAFET晶体管技术，台积电则在2nm时用上了GAAFET晶体管技术，因为FinFET实在是太老迈了，确实顶不住了，急需更先进的晶体管技术，也就是GAA。
GAAFET晶体管技术相比于FinFET而言，结构更为立体，其阈值电流变小，漏电改善，自然功耗也更低了。
当然，更立体的结构，对光刻工艺的要求也更高，之前业界有就分析称，要想进入GAAFET晶体管技术，是必须要用到EUV光刻机的，没有EUV光刻机，再厉害的DUV光刻机，再强的多次曝光技术，也进入不了GAAFET时代。
这也是为何美国不准ASML将EUV卖给我们，就认为我们无法进入更高端GAA芯片工艺的原因。
但是近日，有媒体报道称，中科院微电子所有了新突破，可以在DUV光刻下，实现GAA晶体管技术的CMOS集成先导工艺，并且已经完成了CMOS器件研发，媒体称，这理论上为我国通过DUV光刻解锁3纳米及以下先进工艺打开了一个“理论窗口”。
那么基于中科院的这个技术，用DUV光刻机，真的能够制造出GAAFET晶体管技术的3nm芯片么？
其实还是没有这么简单，造GAAFET晶体管技术的芯片，至少有三个环节，目前中科院的这一突破，更多的还只是解决前道（FEOL）晶体管成型问题，还有中道中道（MEOL）金属互连，还有后道（BEOL）M0布线等问题没有解决。
事实上，就算能够解决这些工艺，用DUV来制造GAAFET晶体管技术，在成本上也不可控，制造出来的芯片，基本就无法商用，因为多次曝光后导致制造效率低，且良率也极低，大规模商用下，成本根本就兜不住。
当然，不是说研究这个技术就没有用了，当然还是非常有用的，能够让我们更深刻的理解GAAFET晶体管技术，并且万一用DUV光刻机，真的造出3nm的GAAFET晶体管技术芯片了呢？
但从另外一方面也说明，研发出EUV光刻机对我们而言，至关重要，如果没有EUV，那么先进芯片工艺被卡可能是注定的，自研EUV势在必行啊，
