半导体制造工艺是IC产业界甚至整个科技界发展最根本的基石之一。目前，全球几大制造厂商包括英特尔、三星、台积电、台联电、格罗方德、中芯国际等都在积极推进新技术的开发，以实现半导体更高密度的聚合、更强的性能。在前不久召开的IEDM（International Electron Devices Meeting）上，台积电发表了2个专场演讲，带来了有关3nm节点自对齐通孔工艺以及2.5D、3D封装技术的介绍。今天我们一起来看看这些内容。
对高级制造工艺来说，工艺本身自然是重要的部分，但工艺如何实现同样关键。比如在多层芯片上需要使用的通孔以及封装技术。在近期召开的IEDM上，台积电展示了自己在3nm时代对这些技术的研究和相关进展情况
自对准通孔工艺
芯片中的通孔是非常重要的部分，随着芯片制程不断提升，人们对半导体制造中的通孔也提出了更高的要求。一般来说，更先进的工艺要求通孔拥有更小的公差，同时需要解决的问题还包括位置、电气性能和可靠性等。其中的关键数据有：
1.边缘放置误差edge placementerror，简称EPE
2.通孔电阻一致性
3.通孔到相邻金属介质的稳定性
4.漏电电流
5.击穿前的最大电压Vbd
6.电介质的可靠性，这里使用随时间变化的电介质击穿值，也就是TDDB来衡量。
7.特殊情况下的产量。
一般来说，对半导体多层级中的低层金属通孔，其产能受限严重，本文以Mx表示这个数值。举例来说，通孔和相邻的金属线之间的距离会影响电介质的击穿电压，也就是影响Vbd和TDDB，台积电的例子解释了这个情况。为解决上述问题台积电推出了名为“自对准”的通孔工艺，英文全称是Self-Aligned Via，简称为SAV。
图1 芯片中的通孔可能严重影响芯片的工作和良率
图2 传统的控制工艺流程对比DoD工艺流程
台积电SAV工艺的实现
S AV工艺的实现有两个关键步骤，一是在金属线上沉积“阻挡层”二是选择沉积电介质。在金属线上的自组装（S e l f-Assembled Monolayer，简称为SAM）沉积是一个独特的工艺化学步骤。这个步骤将在暴露的金属表面沉积单层阻挡材料，形成阻挡层。这个过程基于悬浮在特殊的溶液中的有机化学链所展现出的对金属的亲和力，这些分子链将吸附在金属表面，并自组装为一个有组织的区域，随着时间推移，这个区域会吸附大量的分子并形成核团，且不断增长、变厚，直到金属表面被单层物质所覆盖。在这里，由于范德华力的存在，即中性有机固体之间存在着微弱的净吸引力，这使得这个单层的材料被紧紧包裹并沉积在金属表面。在SAM的层形成后，它将整体作为一种阻挡材料，并且在成分上需要承受下一部分的热暴露，也就是在氧化物上进行选择性电介质沉积。
第二个步骤则是选择性的电介质沉淀，被称为D o D。
目前的先进工艺节点已经开始多次利用原子层沉积（ALD）这个步骤了。在这个步骤中，人们将气相的“前体”引入处理室，由于化学吸附，前体的气相将沉积在晶圆表面。值得一提的是，前体会直接吸附在晶圆表面，那些已经吸附了前体的晶圆表面不会再次沉积材料。接下来，人们会清除腔室中的过量前体，并引入一种辅助试剂，进行化学反应。反应的结果是，在晶元表面上形成所需反应产物的最终单层，而多余的辅助试剂和反应副产品被清理。这个循环可以重复进行，以沉积多个“原子层”。
A L D已被广泛用于金属和薄型氧化物电介质材料的沉积，其一个关键优势是它们在暴露的晶圆表面上能够均匀和一致地操作。在这里，人们关注的一个重点是选择性的原子层沉积，尤其是前体仅黏附到特定的材料表面，这样就需要在特定区域抑制前体材料的吸附。台积电探索了一种选择性的沉积化学工艺，用于电介质上的电介质层的建立。其基本原理正如前文所述，采用SAM阻挡层对在暴露的电介质上的物质进行了选择性沉积。在这里，SAM阻挡层必须经受住电介质上选择性沉积的高温。
台积电表示，较高的DoD工艺温度提高了电介质基座对周围低K级间电介质的蚀刻选择性。台积电展示了一些图像，比如标有“DoD”的图像，显示不同情况下的晶圆表面，比如沉积了电介质后的晶圆表面，以及晶圆上的SAM阻挡材料后的表面等。台积电还展示了在低K电介质沉积/蚀刻和通孔图案化之后的最终通孔连接情况。从这张图可以看出，添加的DoD材料可以作为一个合适的“蚀刻停止”标记，因为与低K材料相比，DoD材料的蚀刻率较低。台积电展示的是存在明显的叠加偏移的情况下，通孔到相邻的金属电介质连接的情况。在耐久性方面，台积电还展示了如何通过添加的电解质层提高通孔的耐久性。
在这里，台积电的证据显示，在没有使用DoD的情况下，原始电介质的通孔蚀刻抵抗相邻的Mx线的能力非常差，几乎不能容忍太大的重叠误差，但是DoD TEM图像显示隔离度大大提高，即使有误差也可以很好地完成工作。
台积电SAV工艺的效果
台积电还展示了SAV工艺开发团队的实验数据，来说明该工艺的实际效果，用于对比的control数据则是没有采用SAV关键的DoD工艺。首先相比DoD工艺，传统的控制工艺没有展示出有关单通孔和通孔链之间存在明显的电阻值差异。其次，在漏电流、Vbd以及TDDB方面，台积电有意通过偏斜覆盖来评估这两种工艺之间的差距，不过传统控制工艺不支持4n m以下的覆盖公差。为了确保额外的DoD工艺步骤不会对现有Mx金属的特性产生不利影响，台积电分享了有无DoD工艺的金属线评估数据，结果显示对金属线电阻或TDDB/电迁移可靠性没有影响。
总的来看，采用了DoD技术的SAV工艺的表现要优于传统工艺。
对S AV工艺总结如下：由于在3nm之下继续扩大晶体管规模时，制造工艺中的通孔非常重要，尤其是误差在4nm左右时，还必须保持极高的电器和规格的可靠性，因此需要在工艺上加以严格处理。
台积电在这里展示了一种解决这个问题的可能，也就是使用额外的DoD材料来实现一定意义上的“自对准”。DoD的蚀刻率差异使通孔到相邻金属的可靠性变得更强。这个工艺流程利用了两个独特的步骤，一是在金属表面的阻断材料的SAM，二则是电介质上的选择性ALD。希望选择性ALD工艺流程能很快从研发阶段过渡到生产制造环节，毕竟从现在台积电的数据来看，这种化学工艺对先进节点的扩展有很大的潜在影响。
图3 相比DoD工艺，控制工艺的电阻值没有太大变化。
图4 有关DoD和控制工艺的可靠性方面的测试，基本没有差别。
图5 漏电流、Vbd以及TDDB方面，DoD工艺要优越太多。
2.5D和3D封装技术
台积电还在封装方面展示了相当强大的技术实力。目前封装技术甚至和半导体制造技术位于同等地位，优秀而合适的封装能够在目前的工艺技术条件下极大地发挥半导体性能。在IEDM上，台积电分享了他们对于未来2.5D和3D封装的一些看法。2.5D和3D封装技术的背景2.5D封装使多个裸片可以横向靠近，裸片与封装基板之间的信号再分配互联层（R D L）是在裸片与封装基板之间的硅夹层上制作的。硅通孔（TSVs）提供了与基底的连接。
台积电对2.5D封装技术采用了“基板上的芯片”的命名（Chip-on-Wafer-on-Substrate，CoWoS），这个技术在十年前就已出现，目前已经在多个FPGA裸片上使用，用于扩大有效门数。在目前的应用中，除了FPGA外，HBM显存的出现让2.5D封装大大地拓宽了市场。高带宽存储器（HBM）堆叠芯片的出现为系统提供了存储器层次结构和处理器到存储器带宽的新选择。
另外，随着2.5D技术的开发投资不断增加、技术应用场景更为复杂，现在2.5D封装使用的硅衬垫的面积甚至大大超过了所有采用2.5D封装的芯片面积之和，以容纳更多（和更多样化）的处理、内存和I/O芯片组件（又称“小芯片”）等。2.5D带来了额外的封装步骤，包括将局部的“沟槽电容”纳入互插器中。使用氧化物-聚-氧化物-聚材料层填充沟槽，再与RDL供应金属相连。由此产生的去耦电容将大大降低了电源压降。替代技术也已经被开发出来，台积电用嵌入有机插板的相邻芯片之间的局部“硅桥”（CoWoS- L）取
代了全面积的硅插板，从而降低了成本（尽管放宽了RDL的尺寸）。对于一些低成本的芯片，往往需要更多I/O接口，传统的晶圆级芯片级封装（WLCSP）无法满足这个需求。
在这里，人们采用一种新技术的发展，即用“重组晶圆”扩大芯片的表面积，在其上可以重新分配到更多的I/O凸点。这种集成扇出（InFO）技术最初是作为一种类似WLCSP的产品、为单芯片产品开发的。然而，这种技术的应用很容易扩展到支持相邻放置的多个异质芯片的2.5D集成，因此也同样使用在2.5D和3D封装技术中。
图6 台积电现在将自己的2.5D和3D封装技术统一为3D Fabric。
3D堆叠技术的发展
3 D堆叠技术也得到了快速发展。在各层DR AM内存芯片之间制造TSV，并在另一端连接“微bumps”，大大提高了垂直堆叠的层数。举例来说，HBM2e配置中，8个内存芯片加上一个基础逻辑控制器芯片都可使用堆叠方式完成。同样，通过InFO通孔（位于重组晶圆材料中的基础芯片之外），使得额外的微凸块芯片可以在基础InFO芯片之上垂直堆叠，比如在逻辑芯片之上堆叠内存芯片等。
3D堆叠技术的最新进展是在两个芯片表面之间采用无凸点“直接黏合”。这是一种“热+压缩”工艺，即两个芯片表面被直接连接起来，再由不同裸片上的金属焊盘区域扩展形成电连接，而两个裸片上相邻的电介质则直接结合。面对面（F2F）和面对背（F2B）的芯片方向都可支持。不过该技术对芯片表面的平面性和均匀性要求很高；表面上的微粒尤其成问题。
总的来说，台积电将其3D封装技术称为系统集成芯片，或“SoIC”。在产品发展方面，由于产品的设计师正在探索这些封装技术的可能，人们对将“前端”3D堆叠SoIC配置与2.5D“后端”（InFO或CoWoS）RDL图案和组装相结合的兴趣越来越大。台积电为其整套先进的封装产品打造的集体品牌是“3D Fabric”，并给出了相关的路线图。
3D Fabric路线图一览
1.CoWoS（2.5D）封装部分
图7 台积电CoWoS路线图一览
台积电的CoWoS技术未来发展的重点是将硅中介层的封装尺寸增加到最大标线尺寸的3倍。能够承受的期望堆叠的SoIC芯片将和多个HBM堆栈集成。从发展历史来看，早期的2.5D封装早期适用于HBM2存储设备，只支持2个H B M2芯片搭配1个S o C封装。后期可以支持1个SoC芯片搭配4个HBM存储芯片、台积电未来会将其扩展至2个SoC芯片搭配6个、8个HBM芯片封装，甚至3个SoC芯片搭配8个HBM存储芯片，以及大于3个SoC芯片搭配大于8个HBM存储芯片的封装模式。这将极大地扩展CoWoS技术的适用范围，并且可以提供更高的性能和更为强大的存储性能。
2.InFO_oS（2.5D）封装部分
图8 台积电InFO_oS路线图一览
从台积电给出的数据来看，最初的InFO产品是作为WLCSP的进化版本存在的，这种封装模式是通过基础硅片的连接，将2个甚至更多的逻辑芯片连接在一起。台积电目前还在扩展InFO的应用范围，以支持更多的相邻芯片的连接。台积电的路线图显示，未来InFO芯片连接带宽最高可达512Tbps。
3.3D封装路线图
图9 台积电3D封装路线图一览
台积电给出了有关3D封装发展的路线图，其中最关键的技术就是F2F或者F2B的堆叠连接的键距。在这里，台积电定义了一个新的（相对比较）指标来表示3D堆叠键合技术的路线图，也就是“能效表现”（EEP）。请注意，EEP的数值和键距成正比，其计算方法为EEP =（键距）×（性能）×（能源效率）。与摩尔定律相关的半导体体积缩放非常相似，在3D封装中，人们需要权衡性能与它们之间的密度。而且，就像摩尔定律一样，台积电的路线图目标正在努力使每一代的EEP提高2倍。
4.SoIC封装
图9 台积电针对SoIC技术的介绍
上述所有技术的综合应用就是SoIC封装。台积电给出了一个三层堆叠的示意图。包括四个不同的功能芯片在平面上组合、上下三层结构等。最后再来看一个关键的问题那就是温度。有关温度，台积电强调了类似的封装工艺需要较低的TR值以及3D堆叠设计的重要性，设计人员必须充分考虑所有因素，并确保所有的芯片都在安全工作的温度范围内。在IEDM演讲中，台积电也提到自己在进行额外的研究，以评估液冷技术在类似封装技术上的应用，比如加入了“微柱”功能，用于直接连接水冷头，这种微柱刻蚀到和不同组件结合的硅片中，甚至可以直接刻蚀到芯片中，以更好的散热。
在3nm之后，随着技术发展，单纯制造工艺线宽上的缩减已很难满足技术进一步发展的需求，因此需要多方面多角度提升芯片的性能。在制造方面，新的通孔技术提高了产品良率和耐久性，使得人们更容易制造出质量更高的芯片。在芯片封装方面，利用2.5D和3D封装，人们更容易结合不同的芯片实现更好的性能，并优化芯片的性能、功率、外形尺寸（面积和体积）、散热和成本。尤其是台积电提到在3D封装方面，接口间距的处理以及2倍EEP的改进，将是未来“超越摩尔”时代最重要的抓手之一，值得进一步观察和探寻。
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