RTL 调试评测，终于补上执行真值

Keysight 加入“欧洲ICC”，欧洲芯片初创门槛又降了一点

开源 RISC-V GPGPU 的验证欠账：从跑通测试到可量化覆盖

Cadence 把 Agentic AI 推进先进芯片设计执行链

90% 的准确率已经不值钱了，芯片设计智能体在比什么？

AutoTrans：68组断言，53组自动通过

高通把 Bedrock 纳入 EDA 计划，设计流程怎么接？

Cadence 上 Arm，省钱这笔账怎么算

AI 设计 RF 芯片，终于走到流片这一步

DRC 降了 99.59%，LevelSyn 的物理感知综合走到哪一步

AI算力狂飙，224G PAM4与CPO测试如何破局？

3D IC 设计的下一道门：把 ECO 审查前移到导入之前

晶圆厂 AI 的真正瓶颈，正在从“跑不动”转向“看不懂”

RTL 生成模型也会被投毒：小教师能把后门风险压下去吗？

当上万行 RTL 遇上十万 coverage 点，ChipAgents 能闭环吗？

OpenAI 的 AI 造芯交卷了：Jalapeño 首批实测怎么读

ChipFlux：用智能体扩展芯片工程实践能力

31次PEX、11次后仿真：ICPI如何迭代模拟版图

RTL 阶段预测 MBIST：面积与测试时间能提前估到哪一步

DeepSeek 开源 Harness，IC 智能体的水位线抬高了