噪声向来是通信专家关注的核心议题，但如今它正迅速成为每位半导体设计师都必须直面的棘手难题—— 部分芯片已出现性能受损问题。
噪声可定义为任何偏离理想状态、可能影响预期功能的干扰。具体到半导体领域，这意味着无法在指定时间可靠提取信号值，或器件电压无法维持足够稳定性以实现信号的可靠生成与检测。
在通信领域，噪声通常通过眼图进行分析。这类图表能直观呈现噪声是否侵入信号可靠提取的临界区域。噪声包含两个维度：幅度噪声与相位噪声。相位噪声源于信号（尤其是时钟信号）的时序变化，而幅度噪声也可能导致时钟边沿相位偏移（即抖动），进而影响时序性能。
噪声注入的来源多样。在器件层面，首当其冲的是偏压温度不稳定性（BTI）和闪烁噪声，但当前更受关注的噪声源，其对芯片设计的破坏范围要大一个数量级。
“随着半导体工艺节点突破 7nm，封装技术日趋复杂，电源分配网络（PDN）噪声已成为核心挑战，” 西门子 EDA 公司 3D-IC 解决方案工程师穆罕默德・哈桑指出，“更低的供电电压、更高的电流密度以及更密集的互连结构，导致堆叠芯片间的 IR 压降、电感噪声（L・di/dt）和 PDN 不连续性问题加剧。若管控不当，动态电压噪声可能达到标称 VDD 的 5% 至 10%。”
噪声管控已成为现代半导体设计中最关键且持久的挑战之一。“电源电压降至 1 伏左右，晶体管密度持续提升，曾经能够吸收电气波动的传统设计裕量已基本消失，”Ambiq 公司品牌、营销及投资者关系副总裁万艾琳（Charlene Wan）表示，“以往无关紧要的微小波动，如今可能直接危及芯片性能或可靠性。”
电源完整性与信号完整性
部分问题虽非新生事物，但其影响语境已发生根本变化。“信号完整性在系统端的研究已有 30 余年，” Cadence定制 IC 与 PCB 部门产品管理总监约翰・帕克称，“我们拥有先进的三维电磁场求解器，能够提取通道的高精度 S 参数并进行建模。但对于芯片设计师而言，除非涉及模拟电路设计，否则这一概念可能极为陌生。如今，传统芯片端与系统端的设计边界正在加速融合。”
当前前沿芯片的功耗呈爆炸式增长，由此引发一系列连锁问题。“噪声是数字设计之上的模拟层干扰，” 新思科技（Synopsys）旗下Ansys产品营销总监Marc Swinnen解释道，“电源线本应保持绝对稳定，但实际存在的波动即为电源噪声。数字模块的高强度突发工作模式会严重影响供电稳定性，而模拟设计或数字设计中的敏感区域对电源稳定性要求更高，因此需要单独的供电线路。”
这一设计又催生了新的问题。“当前复杂 SoC 通常包含 20 至 30 个电压域，但其中高电流域仅 2 至 3 个，” 弗劳恩霍夫应用研究促进协会（Fraunhofer IIS）自适应系统工程部门高效电子学负责人安迪・海尼希表示，“核心电压域以及 1 至 2 个 I/O 电压域属于高电流域，其余 10 至 20 个电压域的功耗仅为微安级，主要用于锁相环（PLL）等标准化模块，必须将其噪声降至最低水平。但先进封装技术使所有互连结构高度密集，串扰问题愈发严重。关键矛盾并非噪声的绝对强度，而是所有供电网络（包括关键域）的噪声均在增加 —— 互连间距缩小导致耦合效应加剧，这一趋势无法避免。总体而言，噪声增多、耦合增强，正引发全新挑战。”
先进封装技术的普及使部分问题愈发凸显。“在 DDR 物理层（PHY）或高带宽内存（HBM）接口等模拟 / 混合信号设计中，IR 压降的后果尤为严重，” 新思科技旗下Ansys首席产品经理Takeo Tomine指出，“例如 DDR 接口中，终端或驱动电路的局部 IR 压降会导致信号摆幅衰减，引发眼图闭合和误码；而 HBM 设计中，多通道高速 I/O 并行工作时，即使微小的电压跌落也可能破坏时序裕量，导致数据损坏或同步失败。”
其他系统级问题也正逐步向封装内部迁移。“如同 PCB 板上的多元件系统，当一个芯片启动、另一个芯片休眠再切换回前者时，可能引发电源振荡，” Ansys的Swinnen表示，“电源分配网络存在谐振频率，若功耗变化频率与之匹配，就会产生振荡放大效应。这类低频振荡在单芯片器件中从未出现过。”
随着封装尺寸扩大，这些问题更趋复杂。“当转接板上的走线延伸至其他芯片时，电感（L）的影响会急剧放大，” 西门子数字工业软件产品管理高级总监乔・戴维斯称，“谐振现象不可避免，3D-IC 开始面临传统封装的信号完整性问题。尽管互连长度短于导线，但当前晶圆厂的技术路线图显示，未来将出现包含数百颗芯片的集成系统，此时电感和电容（C）的影响将成为关键因素。”
受影响的并非仅有数据中心芯片。“对于工作在近阈值电压的超低功耗芯片（如可穿戴设备和物联网边缘器件），噪声问题被进一步放大，”Ambiq 的万艾琳表示，“这类 SoC 通过牺牲电压裕量换取能效，本质上对电压跌落、抖动和串扰更为敏感。”
多物理场协同挑战
多物理场问题已成为行业常态。“从封装角度看，2.5D/3D 集成、扇出封装和重分布层转接板等先进平台带来了新的挑战，”Rapidus 设计解决方案公司封装技术领域首席技术官罗扎利亚・贝卡表示，“模拟模块易受电源完整性问题、热梯度和芯片间串扰影响，均会导致性能衰减。系统级封装（SiP）整合了射频、模拟和数字组件，使验证工作更加复杂，需要开展涵盖电磁干扰、热行为和信号完整性的多物理场仿真。”
电磁耦合领域出现了一些新问题。“数字系统的噪声问题相对微波或射频系统更为简单，” 是德科技（Keysight Technologies）设计与验证业务部总经理奈勒斯・坎达尔表示，“但随着频率持续提升，一切都可能成为噪声源 —— 任何元件或连接都可能产生正负影响。高频环境下，封装或连接的微小结构都可能成为天线，若设计不当，信号泄漏会干扰相邻芯片。”
这一趋势早有预兆。Movellus 公司首席执行官莫・费萨尔七年前就曾预测：“在芯片表面直接铺设导线并连接示波器，就能观测到与开关频率同步的噪声。既然导线能检测到，3D 芯片堆叠自然也会受到影响。这是系统级问题，必须通过扩频等技术分散噪声频率，避免集中干扰。芯片间的电磁辐射不可避免，而扩频技术能有效降低干扰风险。”
部分问题的机理直到近期才被深入理解。“不能仅凭过往经验就认为 5G、6G 级别的复杂芯片或封装系统能够正常工作，” 是德科技的坎达尔表示，“我们正进入多物理场问题的深水区 —— 电磁效应、功率泄漏和热效应相互交织、彼此影响。例如高温会改变电磁特性，而高功耗又会引发热冲击，这些因素均对设计不利。以往系统元件间距较大、相互作用微弱，这类问题可忽略不计，但如今必须正面应对。随着芯片异构集成、毫米波等技术的发展，多物理场协同管控已成为行业新课题。”
一些新效应正在加剧既有问题。“随着客户对频率要求的提升，时钟抖动和时钟不确定性的建模精度需求也在增加，” 新思科技高级员工产品经理马诺兹・帕拉帕蒂表示，“这些效应一直存在，设计师通常会预留裕量应对，但如今老化问题引发关注，需要同时考量芯片全新状态和老化后的时钟抖动特性。两年后时钟结构会如何表现？占空比失真是否加剧？抖动是否会发生变化？这些都需要精准预测。”
噪声分析与验证挑战
噪声正给验证工作带来日益沉重的负担。“HBM 等电路将深度交织的模拟和数字域整合在一起，使验证工作的范围和重要性显著提升，” 新思科技首席产品经理卡蒂克・科内鲁表示，“回归测试套件如今包含数千项测试，不仅要求功能正确，还需在工艺角、噪声条件和时序场景下保持高精度。核心挑战在于：既要达到模拟验证的精度，又不能牺牲数字级回归测试的速度。”
噪声的实际影响已十分显著。“包含模拟 / 混合信号（AMS）模块的 SoC，首次流片成功率通常比纯数字芯片低 10% 至 15%，”Rapidus 的贝卡表示，“这一差距主要源于边界场景覆盖不足、建模不充分，以及电源域冲突、衬底噪声等集成问题。”
分析方法可结合静态与动态 IR 压降仿真、电热 PDN 建模和片上电压传感器，以捕捉不同频率范围内的瞬态跌落和谐振行为。“噪声抑制可在芯片、封装或电路板层面实施，” 西门子的哈桑表示，“芯片层面可采用更宽的电源线、更多过孔、去耦电容，以及电流感知布局规划、自适应电压调节等全局优化策略；封装或电路板层面则可运用分层去耦（芯片、封装、PCB）、低电感电源 / 地平面、优化 PDN 阻抗，以及在负载附近布置高效电压调节器（VRM）等方案。”
模型验证的重要性大幅提升。“我看到行业在模型验证上投入了大量时间和精力，若这一步缺失，整个设计基础都将崩塌，” 西门子 AMS 产品管理与营销负责人萨蒂什・巴拉苏布拉马尼亚姆表示，“验证过程中可能突然发现 PLL 的时钟抖动远超预期，或无法生成目标时钟信号，其中存在诸多细微问题。模型验证已成为行业主要痛点。”
或许最严峻的问题在于，许多噪声故障属于静默数据错误—— 根本原因难以定位，且极难复现。“在低功耗设备中，这类故障可能不会表现为系统崩溃，” 万艾琳表示，“反而可能体现为可靠性漂移、传感器计数错误、蓝牙数据包丢失，或因额外功耗导致电池寿命缩短。”
对团队协作的影响
这些不仅是技术问题，更带来了组织协作层面的挑战。“我们需要重新定义可接受的噪声阈值，” 弗劳恩霍夫的海尼希表示，“随着芯粒（chiplet）和先进封装的普及，相关疑问将持续增多。电源方面，需要更多仿真以避免不同工作负载下的 IR 压降 —— 这是个大问题，因为元件高度集成会导致域重叠。工程师习惯将设计划分为不同领域，电源域有其专属模型和解决方案，但如今元件间交互增多，要求工程师跨领域协作，而他们往往缺乏共同的技术语言。”
所有从业者都需学习新技能。“作为数字 IC 设计师，我过去从未想过需要用三维电磁场求解器分析问题，” 楷登电子的帕克表示，“但现在必须掌握。类似地，封装设计师以往无需关注形式化设计规则检查（DRC），如今也成为必备技能。这是系统设计与芯片设计工具、专业知识的融合过程。模拟或射频领域的设计师对电磁学十分熟悉，而我们的核心工作是整合这些流程，让工程师无需跨越技术鸿沟即可顺畅使用所需工具。”
潜在解决方案
现有工具已能实现噪声管控。“前端设计可通过 RTL 层面的选择间接影响噪声，例如活动均衡、时钟门控和电源域控制，”ChipAgents 公司首席执行官威廉・王表示，“但降低 IR 压降和电源完整性噪声的关键在于后端设计 —— 电源网格布局、去耦策略和封装规划决定了实际噪声表现。未来，人工智能代理有望在后端优化中发挥重要作用：自主分析电磁 / IR 仿真数据、从过往签核数据中学习，并针对布局或去耦电容放置提出优化建议，以减少电压跌落热点，提升芯片和封装层面的电源分配效率。”
随着问题加剧，行业正投入更多资源研究长期解决方案。片上电压调节器的广泛应用是重点考量方向之一。“集成电压调节器的瓶颈在于开发可集成于封装内的磁性元件，”Empower Semiconductor 公司客户应用工程总监卢卡・瓦萨利表示，“开关调节器需要电感才能高效工作，这些电感需具备能量存储能力且尽可能高效，以避免过多功耗。要实现小型化，必须提高转换器的开关频率，同时在小尺寸下保持极高效率。”
但该方案也存在弊端。“这意味着需要额外的芯片面积，进而增加成本，” 海尼希表示，“目前通过合理的封装设计，利用隔离和屏蔽技术，已能避免关键电源域受到其他信号的噪声干扰，因此尚未到非用不可的地步。但片上电压调节器或许能简化复杂仿真 —— 即使供电网络引入噪声，经内部调节后，PLL 等关键模块仍能获得无噪声供电。这可能是一种替代复杂仿真的技术方案：传统方法是避免电源噪声，而新方案通过内部滤波消除噪声。但企业通常仅在必要时才会采用新方案，因为初期会带来不确定性，可能引发其他问题。”
遗憾的是，根本解决方案仍在于强化工程规范。“没有任何设计能完全消除噪声，但通过精心的架构设计和实现，可有效抑制噪声，” 万艾琳表示，“设计理念至关重要 —— 将芯片、封装和系统视为一个集成的 PDN 设计挑战，从源头打造低噪声芯片。异构集成、高密度封装和近阈值计算的趋势，只会让噪声问题更趋严重和复杂。对于超低功耗系统而言，有效管控噪声可延长数周甚至数月的电池寿命。”
原文：
https://semiengineering.com/noise-a-chip-killer
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