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边缘和云端不断增长的存储需求，推动了多种应用对更高容量闪存的需求不断增长。
3D NAND闪存每12到18个月推出一次，其更新换代速度和性能提升幅度远超大多数其他半导体器件。每一代新产品都能带来50%更快的读写速度、40%更高的位密度、更低的延迟和更高的能效。
3D闪存制造商通过堆叠和连接存储单元，利用微小而深的通道，维持着如此惊人的生产速度。这些通道随着每一代产品的推出而变得更小更深。一项突破性的低温蚀刻技术，能够在仅100纳米的开口下，钻出数十亿个深度达10微米的通道孔，且孔径近乎垂直。在这样一个重视能源效率和可持续性的行业中，这些创新的蚀刻工具旨在将能耗降低至以往低温解决方案的一半，同时减少80%以上的碳排放。
对于NAND闪存的蚀刻工艺而言，关键挑战在于如何在保持合理蚀刻速率的同时，确保通道从上到下的垂直轮廓。建模在优化工艺配方方面发挥着越来越重要的作用，以确保垂直轮廓的一致性，避免关键尺寸偏差、弯曲以及存储器孔内部的形状畸变。即使只有少量数据，人工智能也能帮助优化这些特征的轮廓。这些存储器轮廓之所以如此关键，是因为它们的均匀性直接关系到NAND闪存的性能，而性能的衡量指标是读写速度和编程/擦除效率。
3D NAND芯片的主要生产商包括三星电子、西部数据、东芝旗下的铠侠（Kioxa）、SK海力士等。通过堆叠更多更薄的二氧化硅和氮化硅交替层（ON），他们能够在每一代器件中增加30%的字线数量。然后，利用深反应离子刻蚀（DRIE）技术在芯片上刻蚀出数十亿个高纵横比的圆柱体（深度与宽度之比超过50:1）。
DRIE反应器优先将离子垂直导向，从而实现用于深沟槽隔离、硅通孔、MEMS腔体和其他垂直结构的平行结构。在NAND闪存中，即使这些特征的原子级偏差极其微小，也会降低器件的电性能，导致良率和性能下降，并可能影响其可靠性。
在深度为 10 微米、直径为 100 纳米的孔中，允许的轮廓偏差仅为 10 纳米。“因此，如果您将 10 纳米的轮廓偏差视为深度的函数，那么这小于 0.1% 的轮廓偏差，这确实令人印象深刻，” Lam Research全球蚀刻产品公司副总裁 Tae Won Kim 表示。
3D NAND 如何扩展？
3D NAND 芯片制造商利用三种关键方法扩展其器件（见图 1）。闪存单元可以更紧密地排列（x 和 y 方向扩展），或者使用垂直连接进行堆叠。自 2014 年左右业界从 2D NAND 过渡到 3D NAND 以来，闪存制造商主要采用垂直方向的构建方式，同时将逻辑电路放置在存储阵列下方，以进一步缩小尺寸（称为芯片阵列下，或 CUA）。芯片制造商还在不增加面积的情况下增加每个单元的位数，从单比特扩展到每个单元 4 比特（四层单元）及更高，这增加了电压状态的数量。
图 1：NAND 闪存通过减小单元间距和尺寸、堆叠字线以及增加每个单元的位数来实现规模化
我们是如何走到这一步的？
NAND芯片制造商之间的竞争异常激烈，他们都力求在每个制造步骤中实现卓越的均匀性和重复性。这里展示的是存储器空穴通道蚀刻。其他重要的NAND高深宽比蚀刻工艺包括：
狭缝：蚀刻区域，用于隔离字线，确保正常的电气功能；
多层触点：连接不同金属布线层的孔，以及
楼梯：用于访问每一层中的文字行的连接（见图 2）。
垂直通道蚀刻工艺完成后，氧化层、陷阱层和多晶硅通道会沿着孔的侧壁沉积。这种结构通常被称为“通心粉状通道”。
图 2：三维 NAND 门环绕式架构示意图，图中显示了一串垂直排列的电荷陷阱单元，采用氧化物-氮化物-氧化物 (ONO) 栅极介质，以及数量有限的字线
在大多数NAND产品中，垂直排列的电荷陷阱单元取代了位于源极/漏极上方的浮栅(FG)晶体管。虽然两种器件的工作原理类似，但电荷陷阱单元位于沉积在栅极氧化层（源极和漏极之间）的氮化物层中，本质上是一个内部带有氮化硅陷阱层的垂直MOSFET器件。
单元阵列完成后，芯片制造商通常会制造第二层或堆叠层，然后再将其连接成串。“但是，要确保这层厚度约为 30µm 的堆叠层之间直径一致，会增加工艺的复杂性和成本，对高堆叠沉积和高纵横比蚀刻工艺提出了挑战，”imec 存储器工艺集成团队的高级集成研究员 Sana Rachidi 指出。
虽然多层短层结构可以减轻高深宽比蚀刻设备的负担，但也增加了成本和复杂性，尤其是在第一层中的多个存储器孔需要与第二层中的孔对齐，以便后续连接的情况下。这需要在需要对齐的短层结构和提高蚀刻性能以在ON堆叠中刻蚀更深区域之间进行权衡。
目前，NAND 闪存供应商正尽可能地将多个存储单元封装在单层结构中，然后再构建第二层。“另一个趋势是将外围 CMOS 电路优化在不同的晶圆上，然后使用混合键合技术将其连接到存储阵列堆叠层，”Rachidi 表示。“为了控制不断增长的加工成本，他们还在垂直方向上进行进一步的缩放，即所谓的 Z 轴间距缩放。”
为什么需要低温工艺？
在传统的反应离子刻蚀（RIE）工艺中，随着微孔内材料的不断去除，刻蚀速率会逐渐下降。2010年代，刻蚀设备制造商开始探索低温工艺（0°C至-30°C），以期通过结合低温工艺和新型化学方法，提高RIE系统的生产效率并改善垂直刻蚀效果。
通过保持晶圆低温，高能氟离子和氧离子能够有效地去除氧化氮化物层及其相关杂质。“较低的温度可以抑制不必要的侧壁刻蚀，同时增强离子迁移率和轰击效果，” Lam Research公司的Kim表示。这种超低温是通过在刻蚀平台上使用冷却器以及对晶圆进行氦气冷却来实现的。
从化学角度来看，更高的刻蚀速率源于中性物质表面扩散和物理吸附的增强。重要的是，工艺工程师需要控制孔顶部聚合物的形成，因为聚合物会阻碍离子流到达特征底部。“孔轮廓是通过精确控制晶圆温度和气体化学性质来控制的，这利用了刻蚀侧壁上中性物质吸附方式随温度变化而发生的从化学吸附到物理吸附的转变，”Kim解释道。
所需的蚀刻深度不断增加。东京电子的 Yoshihide Kihara 及其同事估计：“对于未来超过 400 层的芯片，为了维持当前的 2 层堆叠结构，每层存储器通道孔的蚀刻深度至少需要 8µm。”
这种新型化学方法既能提高刻蚀速率和孔深，又能减少碳排放。东京电子补充道：“通过使用HF气体进行刻蚀，可以大幅降低传统CF气体的分压，从而与第一代低温工艺相比，温室气体的碳排放量可减少84%。”该公司还发现，少量含磷气体（PF₃ ）可作为催化剂，促进HF与SiO₂之间的反应，从而在较低温度下提高刻蚀速率。
低温蚀刻技术的需求已经非常明确。Kim指出，Lam Research已经在用于3D NAND应用的生产晶圆厂中安装了1000个低温蚀刻腔。
反应离子刻蚀（RIE）可采用两种类型的反应器——电容耦合等离子体（CCP）和电感耦合等离子体（ICP）。通常，ICP更为常用，因为它的两个电极可以独立控制离子能量和离子密度，而射频偏置功率则可将活性离子加速注入刻蚀孔中。
RIE（反应离子刻蚀）设备供应商众多，包括应用材料公司（Applied Materials）、Plasma-Therm公司、牛津仪器公司（Oxford Instruments）和Sentech Instruments公司，但Lam Research和东京电子（TEL）是低温刻蚀领域大批量生产的主导企业。东京电子于2023年推出了首款低温刻蚀机，而Lam Research则于2024年7月推出了第三代低温刻蚀机。Lam Research的Kim指出，这三代反应釜采用了三种不同的化学体系。（Lam Research并未透露目前使用的具体气体种类。）
成功蚀刻的另一个关键要素是用于形成孔和缝隙的光刻和蚀刻掩模。芯片制造商使用厚厚的非晶碳硬掩模（通过化学气相沉积法沉积），并在其上旋涂玻璃和光刻胶，首先对硬掩模进行图案化。这层厚掩模保护了蚀刻过程中需要保留的ON/ON/ON区域。
Lam Research 还利用等离子体脉冲在刻蚀模式和钝化模式之间切换。刻蚀过程的副产物非常重要，因为它们可以钝化侧壁，防止结构弯曲。垂直通道刻蚀的纵横比已经接近 70:1，要过渡到 100:1 的纵横比，控制起来将更具挑战性。
轮廓控制、人工智能和蚀刻工艺
建模在提升制造工艺成果方面发挥着越来越重要的作用。在开发用于优化NAND垂直通道蚀刻的蚀刻工艺时，值得注意的是，有超过30个可调的蚀刻参数，包括温度、气体流速、功率、工艺时间等等。
由蔡成恩领导的宏碁公司工程师团队，提出了一种基于人工智能的方法，用于优化垂直通道（VC）结构中的蚀刻轮廓，从而最大限度地减少VC轮廓的形状变形。与许多使用大型、多样化数据集构建的人工智能辅助建模计算不同，宏碁团队利用来自25片已加工晶圆（包括晶圆中心、中间和边缘）的数据，优化了蚀刻工艺，从而降低了关键尺寸（CD）的变化。这种方法降低了工艺开发的成本和时间。
蔡及其同事报告称：“半导体行业面临的关键挑战之一是在工艺开发初期就尽可能减少晶圆消耗，因为这对于降低成本和加快产品开发进度至关重要。” 该人工智能程序能够优化33个刻蚀参数，从而降低顶部CD、弓形CD（最宽点）、CD畸变和CD条纹程度的变化。
宏碁人工智能辅助调优方法的核心策略是基于全面的数据集对预训练的Transformer模型进行微调。该微调过程将机器学习算法应用于来自实际晶圆和DOE分割的小数据集。“通过将预测的刻蚀参数输入模型，即可获得最终的VC轮廓，从而使系统能够高精度地模拟和预测VC结构，”宏碁团队强调了领域知识的作用。“为了提高模型预测的准确性，我们基于该领域的专家知识，设定了一些具有特定约束条件的预设参数。这一步骤对于优化模型输出并确保预测结果与实际可行的刻蚀条件相符至关重要。”
利用透射电镜（TEM）在垂直通道（VC）中10多个深度处的斜面切割测量数据，记录了关键尺寸（CD）的变化，并通过机器学习（ML）确定了33个刻蚀参数的优化值。“通过创建高精度的刻蚀轮廓，该方法不仅提高了刻蚀结构的质量，还有助于半导体行业显著降低成本。借助先进的优化技术，人工智能辅助的调谐方法确保最终的垂直通道结构在最大限度减少形状变形和保持对关键尺寸的严格控制方面表现出卓越的性能。”
最重要的是，新的工艺配方降低了特征畸变，这与NAND的性能和可靠性直接相关。“在初始工艺中，当VC形状畸变严重时，阈值电压会突然升高，表明在3D NAND编程过程中性能不稳定。”人工智能辅助蚀刻工艺彻底消除了这种阈值电压异常，从而实现了可预测且优化的器件性能。
未来微缩面临风险？
为了在每一代产品中持续增加ON层数，缩小字线之间的z轴间距（现有器件的z轴间距约为40nm）似乎是合理的。然而，imec的研究人员警告说，随着NAND闪存制造商在继续使用现有材料的情况下缩小尺寸，会出现两个物理问题——横向电荷迁移和单元间干扰。
电荷迁移和信号干扰会降低阈值电压、增大亚阈值摆幅、降低数据保持时间并提高编程/擦除电压。imec 的研究人员表示：“当进一步减小字线层厚度时，电荷陷阱晶体管的栅极长度也会相应缩短。因此，栅极对沟道的控制力逐渐减弱，相邻单元之间的静电耦合也随之增强。除了单元间的干扰外，存储单元在垂直方向上的缩小还会导致横向电荷迁移（或垂直电荷损失）。被困在 SiN 层内的电荷往往会穿过垂直方向的 SiN 层迁移，从而影响数据保持时间。”
一种可以抑制单元间干扰的工艺改进方法是用低介电常数材料（低k值）的空气间隙代替字线之间的氧化物介质。事实上，空气间隙此前已在二维NAND器件中用于此目的。然而，在垂直结构中引入空气间隙比在平面结构中要困难得多。
Imec 最近设计了一种可重复的气隙方案，该方案在沉积 ONO 堆叠层之前，先对栅极间氧化层进行凹陷处理。“气隙的引入使其与字线自对准，从而可以精确控制其位置，并提供可扩展的解决方案。”
研究人员和制造商将继续探索这种及其他方案，以继续缩小 3D NAND 的尺寸。
结论
低温蚀刻是反应离子刻蚀工艺的一项关键发展，它能够在3D NAND器件中形成极深极薄的腔体，用于垂直接触、狭缝、阶梯接触和周边接触。芯片制造商正在优化30多个蚀刻参数，以确保从顶部到底部关键尺寸(CD)的垂直轮廓保持最小变化。
随着这项极具挑战性的技术的推广应用，工艺模拟和人工智能辅助可以在配方优化方面发挥重要作用，而无需运行数百片开发晶圆。这可以节省成本并缩短产品上市时间。因此，业界可能会更加依赖虚拟制造来完成这些以及其他关键的制造步骤。
https://semiengineering.com/cryogenic-etch-a-key-enabler-of-3d-nand/
（来源：编译自semiengineering）
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