（本文编译自Semiconductor Engineering）
边缘端与云端存储需求的增长，正推动多类应用对更高容量闪存的需求持续攀升。
3D 闪存的技术迭代周期为12至18个月，其更新换代速度和性能提升幅度远超多数其他半导体器件。每一代新品面市，闪存供应商均可实现读写速度提升50%、比特密度提高40%，同时达成更低延迟与更高能效的优化目标。
3D闪存制造商利用微小的深沟槽堆叠和连接存储单元，以维持如此惊人的技术迭代速度。这些沟槽随着每一代产品的推出而变得更小更深。深冷蚀刻作为一项突破性技术，能够以仅100纳米的孔径，钻出数十亿个深度可达10微米的沟槽孔，且孔道形态近乎垂直。在高度重视能效与可持续发展的半导体行业中，这类创新蚀刻设备相较前代深冷解决方案，能耗降低一半，碳排放减少幅度超80%。
对于NAND闪存的蚀刻工艺而言，关键挑战在于如何在保持合理蚀刻速率的同时，确保沟槽从上到下的垂直形态。建模在优化工艺配方方面发挥着越来越重要的作用，以确保垂直形态的一致性，避免关键尺寸偏差、弯曲以及存储器孔内部的形状畸变。即使只有少量数据，人工智能技术也能帮助优化这些特征的形态。这些存储器形态之所以如此关键，是因为它们的均匀性直接关系到NAND闪存的性能，而性能的衡量指标是读写速度和编程/擦除效率。
3D NAND芯片的主要生产商包括三星电子、西部数据、东芝旗下的铠侠（Kioxa）、SK海力士等。通过堆叠更多更薄的二氧化硅和氮化硅交替层（ON），他们能够在每一代器件中增加30%的字线数量。然后，利用深反应离子刻蚀（DRIE）技术在芯片上刻蚀出数十亿个高纵横比的圆柱体（深宽比超过50:1）。
DRIE反应器优先引导离子做垂直运动，从而实现用于深沟槽隔离、硅通孔、MEMS腔体和其他垂直结构的平行形态。在NAND闪存中，即使这些特征的原子级偏差极其微小，也会降低器件的电性能，导致良率和性能下降，并可能影响其可靠性。
对于一个孔径100纳米、深度10微米的沟槽孔而言，其允许的剖面偏差仅为10纳米。“因此，如果将10纳米的剖面偏差视为深度的函数，那么这小于0.1%的剖面偏差，这确实令人印象深刻，”Lam Research全球蚀刻产品公司副总裁Tae Won Kim表示。
3D NAND如何扩展？
3D NAND芯片制造商利用三种关键方法扩展其器件（见图1）。闪存单元可以更紧密地排列（x和y方向扩展），或者使用垂直连接进行堆叠。自2014年左右业界从2D NAND过渡到3D NAND以来，闪存制造商主要采用垂直方向的构建方式，同时将逻辑电路放置在存储阵列下方，以进一步缩小尺寸（称为芯片阵列下，或CUA）。芯片制造商还在不增加面积的情况下增加每个单元的位数，从单比特扩展到每个单元4比特（四层单元）及更高，这增加了电压状态的数量。
图1：NAND闪存通过减小单元间距和尺寸、堆叠字线以及增加每个单元的位数来实现规模化。
（图源：Lam Research）
如何走到这一步？
NAND芯片制造商之间的竞争异常激烈，他们都力求在每个制造步骤中实现卓越的均匀性和重复性。这里展示的是存储器空穴通道蚀刻。其他重要的NAND高深宽比蚀刻工艺包括：
隔离槽：蚀刻区域，用于隔离字线，确保正常的电气功能；
多层接触孔：连接不同金属布线层的孔；
阶梯结构：用于访问每一层中的文字行的连接（见图2）。
垂直通道蚀刻工艺完成后，氧化层、俘获层和多晶硅沟道会沿着沟槽孔的侧壁沉积。这种结构通常被称为“通心粉沟道”。
图2：3D NAND门环绕式架构示意图。
（图源：imec）
在大多数NAND产品中，垂直排列的电荷俘获单元取代了位于源极/漏极上方的浮栅(FG)晶体管。虽然两种器件的工作原理类似，但电荷俘获单元位于沉积在栅极氧化层（源极和漏极之间）的氮化物层中，本质上是一个内部带有氮化硅俘获层的垂直MOSFET器件。
存储单元阵列完成后，芯片制造商通常会制造第二层或堆叠层，然后再将其连接成串。“但是，要确保这层厚度约为30µm的堆叠层之间直径一致，会增加工艺的复杂性和成本，对高堆叠沉积和高纵横比蚀刻工艺提出了挑战，”imec存储器工艺集成团队的高级集成研究员 Sana Rachidi 指出。
虽然多层短堆叠结构可以减轻高深宽比蚀刻设备的性能要求，但也增加了成本和工艺复杂度，尤其是同一层的多个存储单元孔，必须与第二层的单元孔精准对齐，因为后续需要将它们相互连接。因此，技术研发面临着一个权衡取舍：是采用需精准对齐的短堆叠层架构，还是进一步提升蚀刻工艺性能，在ON堆叠层中蚀刻出更深的沟槽孔。
目前，NAND闪存供应商正尽可能地将多个存储单元封装在单层结构中，然后再构建第二层。“另一大技术趋势是，在独立晶圆上完成外围互补CMOS电路的优化制备，再通过混合键合技术将其与存储单元阵列堆叠键合，”Rachidi表示，“为了控制不断增长的加工成本，他们还在垂直方向上进行进一步的缩放，即所谓的Z向间距缩放。”
为什么需要低温工艺？
在传统的反应离子刻蚀（RIE）工艺中，随着微孔内材料的不断剥离，刻蚀速率会逐渐下降。21世纪10年代前后，刻蚀设备制造商开始探索低温工艺（0°C至-30°C），以期通过结合低温工艺和新型化学方法，提高RIE系统的生产效率并改善垂直刻蚀效果。
通过保持晶圆的低温状态，高能氟离子和氧离子能够有效地去除氧化硅-氮化硅堆叠层及其相关杂质。“较低的温度可以抑制不必要的侧壁刻蚀，同时增强离子迁移率和轰击效果，”Lam Research公司的Kim表示。这种超低温是通过在刻蚀平台上使用冷却器以及对晶圆进行氦气冷却来实现的。
从化学角度来看，更高的刻蚀速率源于中性粒子表面扩散和物理吸附的增强。重要的是，工艺工程师需要控制孔顶部聚合物的形成，因为聚合物会阻碍离子流到达沟槽孔底部。“沟槽孔剖面是通过精确控制晶圆温度和气体化学性质来控制的，这利用了刻蚀侧壁上中性粒子吸附方式随温度变化而发生的从化学吸附到物理吸附的转变，”Kim解释道。
所需的蚀刻深度不断增加。东京电子的Yoshihide Kihara及其同事估计：“对于未来超过400层的3D NAND芯片，为了维持当前的双层堆叠结构，每层存储器沟槽孔的蚀刻深度至少需要8µm。”
这种新型化学方法既能提高刻蚀速率和沟槽孔深度，又能减少碳排放。东京电子团队补充道：“通过使用HF气体进行刻蚀，可以大幅降低传统CF气体的分压，从而与第一代低温工艺相比，温室气体的碳排放量可减少84%。”该公司还发现，少量含磷气体（PF₃）可作为催化剂，促进HF与SiO₂之间的反应，从而在较低温度下提高刻蚀速率。
低温蚀刻技术的需求已经非常明确。Kim指出，Lam Research已经在用于3D NAND应用的生产晶圆厂中安装了1000个低温蚀刻腔。
反应离子刻蚀（RIE）可采用两种类型的反应器——电容耦合等离子体（CCP）和电感耦合等离子体（ICP）。通常，ICP更为常用，因为它的两个电极可以独立控制离子能量和离子密度，而射频偏置功率则可将活性离子加速注入刻蚀孔中。
成功蚀刻的另一个关键要素是用于形成沟槽孔和缝隙的光刻和蚀刻掩模。芯片制造商使用厚厚的非晶碳硬掩模（通过化学气相沉积法沉积），并在其上旋涂玻璃和光刻胶，首先对硬掩模进行图案化。这层厚掩模保护了蚀刻过程中需要保留的ON/ON/ON区域。
Lam Research 还利用等离子体脉冲在刻蚀模式和钝化模式之间切换。刻蚀过程的副产物非常重要，因为它们可以钝化侧壁，防止结构弯曲。垂直通道刻蚀的纵横比已经接近70:1，要过渡到100:1的纵横比，控制起来将更具挑战性。
未来微缩面临怎样的风险？
为了在每一代产品中持续增加ON层数，缩小字线之间的Z轴间距（现有器件的Z轴间距约为40nm）似乎是合理的。然而，imec的研究人员警告说，随着NAND闪存制造商在继续使用现有材料的情况下缩小尺寸，会出现两个物理问题——横向电荷迁移和单元间干扰。
电荷迁移和信号干扰会降低阈值电压、增大亚阈值摆幅、降低数据保持时间并提高编程/擦除电压。imec的研究人员表示：“当进一步减小字线层厚度时，电荷俘获晶体管的栅极长度也会相应缩短。因此，栅极对沟道的控制力逐渐减弱，相邻单元之间的静电耦合也随之增强。除了单元间的干扰外，存储单元在垂直方向上的缩小还会导致横向电荷迁移（或垂直电荷损失）。被困在SiN层内的电荷往往会穿过垂直方向的SiN层迁移，从而影响数据保持时间。”
一种可以抑制单元间干扰的工艺改进方法是用低介电常数材料（低k值）的空气间隙代替字线之间的氧化物介质。事实上，空气间隙此前已在2D NAND器件中用于此目的。然而，在垂直结构中引入空气间隙比在平面结构中要困难得多。
Imec最近设计了一种可重复的气隙方案，该方案在沉积ONO堆叠层之前，先对栅极间氧化层进行凹陷处理。气隙的引入使其与字线自对准，从而可以精确控制其位置，并提供可扩展的解决方案。
结语
低温蚀刻是反应离子刻蚀工艺的一项关键技术突破，它能够在3D NAND器件中形成极深极薄的腔体，用于垂直接触、隔离槽、阶梯接触和外围接触。芯片制造商正在优化30余项蚀刻参数，以确保从顶部到底部关键尺寸(CD)的垂直剖面保持最小变化。
随着这项极具挑战性的技术的推广应用，工艺仿真与人工智能辅助技术，能够在无需耗费数百片研发晶圆的前提下，为蚀刻工艺方案的优化发挥重要作用。这一技术路径不仅能节约成本，还可缩短产品的上市周期。因此，半导体行业或将在这类核心制造工序及其他关键制程中，进一步加大对虚拟制造技术的依赖程度。
热门跟贴