这项技术，颠覆芯片堆叠|元件|存储器|晶体管|超高速实时示波器

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麻省理工学院的研究人员提出了一种新的解决方案，旨在解决现代计算中最棘手的效率问题之一：逻辑电路和存储器之间数据传输所消耗的能量。该团队最近发现，通过在传统CMOS芯片的后端工艺（BEOL）中添加额外的有源器件层，可以将通常用于布线的区域变成一个可以同时容纳逻辑晶体管和存储器晶体管的堆叠结构。

研究人员在 IEEE IEDM 上发表了两篇相关论文，分别以BEOL 氧化铟晶体管和BEOL 纳米级铁电存储器件为中心。

题的根源在于架构层面的开销，这种开销在数据中心的功耗预算和边缘设备中都反复出现。由于逻辑和内存通常是不同的结构，因此每个依赖于存储状态的计算步骤都会迫使数据跨越互连和封装边界。

这种移动会消耗能源和时间，而且随着工作负载越来越以数据为中心，例如深度学习和计算机视觉流程，这种消耗会更加显著。麻省理工学院的目标是通过将更多功能元件紧密排列在一个紧凑的垂直堆栈中来减少这种往返操作。

3D堆叠技术并非新技术，但将单片堆叠直接应用于已完成的逻辑电路会受到温度的限制。标准的硅器件制造工艺通常需要一定的热预算，这可能会损坏先前构建的晶体管和金属层。麻省理工学院团队的核心策略是避免“预先”构建新的硅器件，而是在芯片后端（传统上导线和金属键合所在的位置）添加有源层。

这种“翻转”至关重要，因为它将后端工艺（BEOL）转化为额外的器件空间，而无需底层CMOS工艺承受额外的高温前端工艺。它还缩短了计算、嵌入式存储器和互连之间的物理路径，从而避免了传统布局中能量的浪费。

麻省理工学院提出的架构是一种垂直集成的器件堆叠结构，它制造在现有电路的后端，并在已完成的CMOS工艺之上增加了有源晶体管层和存储元件。该堆叠结构中的关键器件是带有非晶氧化铟沟道层的BEOL晶体管。由于氧化铟的特性，该团队表示能够在约150°C的温度下“生长”出极薄的氧化铟层，该温度足够低，不会损坏其下方的电路。

材料控制是该器件制造工艺面临的主要挑战。根据他们的工艺描述，氧化铟薄膜的厚度仅约为2纳米，其性能取决于缺陷控制。氧空位有助于沟道导电，但过多的空位会降低开关性能。该团队表示，他们优化了制造工艺，最大限度地减少了缺陷，使得最终器件能够“快速且干净地”切换，从而降低了晶体管开关所需的额外能量。

除了逻辑型BEOL器件外，研究人员还展示了通过集成铁电铪锆氧化物（HZO）层而实现的集成存储器BEOL晶体管。这是一种实用的材料选择，因为基于氧化铪的铁电材料在CMOS兼容的存储器和计算概念中已备受关注。所报道的器件尺寸约为20纳米，开关速度达到10纳秒，达到了该团队的测量极限，同时其工作电压低于同类器件。

最终成果是一个可堆叠平台，而非单个器件演示。其中一篇论文重点研究增强型后端工艺（BEOL）氧化铟场效应晶体管及其建模，另一篇则着眼于后端工艺纳米级铁电场效应晶体管的铁电开关动力学。麻省理工学院还提到与滑铁卢大学在性能建模方面的合作，这一步骤通常在从独立器件过渡到电路级集成时至关重要。

麻省理工学院的研究并非用氧化物电子器件取代先进节点硅器件，而是在现有芯片主要用于布线的区域添加新的功能层。他们利用这种垂直整合降低了以数据为中心的计算能耗。最直接的受益者是那些内存流量占主导地位的工作负载，包括人工智能推理、深度学习以及需要反复传输激活值和权重的视觉任务。

此外，从架构角度来看，后端工艺（BEOL）中的存储晶体管能够实现存储和计算之间更紧密的耦合，从而支持内存内和近内存计算方案。特别是铁电器件，常被用于高密度非易失性存储以及支持神经形态操作的模拟或多级行为。麻省理工学院强调，将铁电存储晶体管缩小到纳米级尺寸，为研究团队提供了一个平台，用于研究单个铁电单元的物理特性，这可能会影响未来存储和计算单元的设计。

短期来看，这项工作在工具和材料方面具有里程碑式的意义，它提供了一种低温、可控缺陷的工艺，可以在成品芯片的后端放置有源晶体管和存储元件，而不会破坏现有元件。麻省理工学院的下一步计划是将后端存储晶体管集成到单个电路中，并在提高器件性能的同时，进一步优化对铁电层特性的控制。

新材料有望提高微电子产品的能源效率

麻省理工学院的研究人员开发了一种新的制造方法，该方法通过将多个功能组件堆叠在一个现有电路上，可以生产出更节能的电子产品。

在传统电路中，执行计算的逻辑器件（如晶体管）和存储数据的存储器件是作为单独的组件构建的，这迫使数据在它们之间来回传输，从而浪费能量。

这种新型电子集成平台使科学家能够在半导体芯片上将晶体管和存储器件集成到一个紧凑的结构中。这不仅大大减少了能源浪费，还提高了计算速度。

这项突破的关键在于开发出一种具有独特性能的新型材料，以及一种更精确的制造方法，该方法减少了材料中的缺陷数量。这使得研究人员能够制造出具有内置存储器的超小型晶体管，其运行速度比现有最先进的器件更快，而功耗却低于同类晶体管。

通过提高电子设备的能源效率，这种新方法可以帮助减少日益增长的计算电力消耗，特别是对于生成式人工智能、深度学习和计算机视觉任务等高要求应用而言。

“我们必须尽可能减少未来人工智能和其他以数据为中心的计算所消耗的能源，因为这根本不可持续。我们需要像这种集成平台一样的新技术来继续推进这一进程，”麻省理工学院博士后、两篇关于这些新型晶体管论文的第一作者邵彦杰说道。

这项新技术在两篇论文（其中一篇为特邀论文）中进行了描述，这两篇论文已在IEEE国际电子器件会议上发表。与邵共同撰写论文的资深作者包括：麻省理工学院电子工程与计算机科学系（EECS）唐纳工程学教授赫苏斯·德尔·阿拉莫；麻省理工学院电子工程与计算机科学系雷和玛丽亚·斯塔塔教授迪米特里·安东尼阿迪斯；以及来自麻省理工学院、滑铁卢大学和三星电子的其他研究人员。

反过来思考这个问题

标准的 CMOS（互补金属氧化物半导体）芯片通常有一个前端，用于制造晶体管和电容器等有源元件；还有一个后端，包括称为互连线的导线和其他金属键，用于连接芯片的各个组件。

但数据在这些键之间传输时会损失一些能量，轻微的错位也会影响性能。堆叠有源元件可以缩短数据传输距离，从而提高芯片的能效。

通常情况下，很难在 CMOS 芯片上堆叠硅晶体管，因为在前端制造额外器件所需的高温会破坏下面的现有晶体管。

麻省理工学院的研究人员反其道而行之，开发了一种集成技术，将有源元件堆叠在芯片的后端。

邵解释说：“如果我们能够利用这个后端平台，不仅添加互连，还要添加额外的晶体管有源层，这将大大提高芯片的集成密度，并提高其能源效率。”

研究人员使用了一种新型材料——非晶态氧化铟——作为后端晶体管的有源沟道层，从而实现了这一目标。有源沟道层是晶体管发挥其核心功能的地方。

由于氧化铟具有独特的性质，他们可以在现有电路的后端，在仅约 150 摄氏度的温度下“生长”一层极薄的氧化铟层，而不会损坏前端的设备。

完善流程

他们精心优化了制造工艺，最大限度地减少了厚度仅约 2 纳米的氧化铟材料层中的缺陷数量。

晶体管导通需要少量缺陷，即氧空位，但缺陷过多则会导致晶体管无法正常工作。这种优化的制造工艺使研究人员能够生产出极其微小的晶体管，该晶体管工作迅速且无缺陷，从而大大减少了晶体管在关断和导通之间切换所需的额外能量。

基于这种方法，他们还制造出了尺寸仅约20纳米的集成存储器后端晶体管。为此，他们添加了一层名为铁电氧化铪锆的材料作为存储元件。