本文转载自国外科技媒体allaboutcircuits，作者C.H. Chien, Faraday Technology
本文将详解Faraday Technology如何打造一款搭载人工智能技术、拥有 6.24 亿逻辑门的 ADAS 片上系统（SoC），该芯片不仅实现 2GHz高性能运行，兼具低功耗特性，还符合双核锁步（DCLS）架构下的功能安全（FuSa）合规要求。这一成果的取得，核心在于深度的跨团队协作与知识产权（IP）的定制化开发。
将人工智能技术—— 无论是传统深度学习，还是基于变换器的技术 —— 集成至汽车高级驾驶辅助系统（ADAS）片上系统，会给芯片设计流程带来一系列全新挑战。为何这款芯片的设计并非普通的 SoC 开发？其特殊性究竟源于人工智能的性能需求、高等级功能安全的硬性要求，还是二者兼具？本文将以法拉第近期完成的这一设计项目为案例，完整梳理从设计启动到交付落地的全流程，为上述问题寻找答案。
芯片核心规格
本次设计项目规模庞大，芯片集成约 6.24 亿逻辑门、2 亿余个实例，实现了 40 余个独立功能模块的开发。基于 7 纳米工艺制程，该芯片的裸片面积超 110 平方毫米（见图 1）。
客户对芯片的运算速度提出了严苛要求：需搭载 2 GHz主频的 CPU 核簇，以及一款大规模并行运算的神经网络处理单元（NPU）。同时，这款芯片的应用场景还要求其达到行业领先的低功耗设计标准，且满足严格的功能安全规范，项目交付周期也十分紧张。目前，欧亚地区的多家汽车整车厂已将该 SoC 纳入全新车型的设计方案，计划 2026 年初启动量产。
图 1 该 ADAS 片上系统集成约 6.24 亿逻辑门、2 亿余个实例，实现 40 余个独立功能模块的开发。
要同时满足这些多元化的需求，无论是客户的工程团队，还是法拉第的研发团队，都面临着巨大挑战。
分工协作体系
鉴于本次设计的高度复杂性，我们预判客户设计团队与法拉第团队需要开展紧密的协同工作。因此，项目初期双方就明确了分工方案，且即刻建立起高效的沟通机制—— 沟通不仅限于管理层，更覆盖了双方各层级的工程技术人员。
客户团队主要负责芯片架构设计、IP 集成、网表生成，同时完成车规级功能安全要求下的功能验证（并非常规验证工作），以及系统级的有效性验证。法拉第团队则承担从网表到芯片签核的全流程设计工作。在网表持续迭代、芯片设计人员攻克各类严苛约束的过程中，双方团队保持着日常的紧密沟通。
设计过程中出现的各类难题，多集中于特定功能模块，下文将逐一解析。
计算模块设计
该 SoC 搭载由 8 颗安谋 Cortex-A720AE 处理器组成的 CPU 核簇，承担芯片的通用计算任务。Cortex-A720AE 是 Cortex-A 系列的高性能车规级产品，新增了多项汽车安全与防护相关功能。客户要求该核簇实现 2 GHz主频运行，在严苛的功耗约束下，这无疑是一项艰巨的任务，但法拉第在高性能芯片设计领域拥有丰富的技术积累。
本次设计与常规项目的最大差异，体现在神经网络处理单元（NPU）上。该模块的 IP 由法拉第与头部 NPU IP 供应商联合开发。项目初期面临的首个难题是：该款 IP 的原有验证方案仅适用于 16 个计算核，而客户的需求是 64 个计算核。
为此，团队需要对原有架构进行拓展并验证功能正确性，同时重新设计寄存器传输级（RTL）代码、网表、芯片布局、布线及物理设计方案，确保新架构同时满足时序和功耗约束。这一过程中，中国台湾与美国的两地团队保持着近乎每日的高频沟通。
功能安全设计
另一大挑战来自高等级功能安全的实现要求，对此法拉第采取了两大技术方案。第一，在整个芯片实现流程中，全面采用楷登电子的统一安全格式（USF）；第二，充分利用 Cortex-A720AE 核簇的双核锁步（DCLS）运行模式特性。
在双核锁步模式下，两颗处理器将逐时钟周期同步执行相同的代码，并持续对比运行状态。法拉第不仅在 Cortex-A720AE 核中采用了该模式，还将这一技术应用于 SoC 中所有需要通过错误检测实现功能安全合规的模块。
双核锁步技术是逻辑运算过程中高效的错误检测手段，但该技术不仅会增加逻辑设计的复杂度，还会给芯片布线和时序设计带来严峻挑战。其核心要求是：需为每一个时钟周期内的待对比逻辑定义分组，并将每组逻辑的运行状态信息布线至比较器中。
若待对比逻辑分组数量较多，布线和时序设计将陷入困境，且无论如何，都会改变子系统的原有布局。法拉第与客户团队协作，通过删除、合并部分双核锁步分组，将分组数量精简至近 100 个；随后基于芯片数据框图开展布图规划、单元布局和布线工作，有效缓解了布线拥塞问题。
接口模块设计
ADAS SoC 的接口子系统绝非事后考量的附属模块，其 DDR4/5、PCIe 5.0 等接口需实现行业前沿的传输性能。为满足这一要求，本次项目选用新思科技的顶级接口 IP。
图 2 智能汽车的高级驾驶辅助系统，对车辆的计算、存储及接口技术提出了越来越高的要求。
为达成客户提出的性能指标，团队将接口子系统的核心时钟主频设定为 800 兆赫，部分本地时钟主频更是达到 1 GHz。如此高速、复杂的时钟架构，要求研发团队严格遵循 IP 供应商的布局布线规范，同时在整个物理设计流程中开展精细化工作，保障信号完整性。
因此，团队必须对接口 IP 的布图规划、单元布局，以及芯片凸点位置、封装重布线层设计进行全面分析与优化，确保片上性能能够有效传导至封装引脚。此外，团队还对新思科技的设计约束文件（SDC）进行拆分，对每个关键模块单独进行约束设计，并对部分模块进行重构 —— 这一过程实质上是对 IP 的定制化开发。
如期完成流片
值得欣喜的是，这款人工智能 ADAS SoC 于 2025 年第一季度如期完成流片，从项目启动到流片仅耗时 6 个月。目前，该芯片已通过功能、功能安全及功耗全指标验证，正式进入量产阶段，计划 2026 年初向各大汽车整车厂交付。
本次设计项目为我们积累了诸多宝贵经验：第一，基于相对成熟的工艺节点，依然能够打造出兼具高性能与极致低功耗的车规级人工智能芯片，这一结论对客户的成本控制和供应链韧性建设具有重要意义；第二，真正的车规级功能安全要求，会贯穿从架构设计到物理设计的全流程，其实现离不开跨专业、跨企业、跨文化的深度、坦诚、持续的技术沟通；第三，当芯片设计突破现有技术边界时，承担从网表到流片全流程的企业，必须与选定的 IP 供应商、晶圆代工厂建立深厚的合作关系（而非单纯的商业往来），同时与客户构建紧密的协同开发体系 —— 在技术前沿领域，所有解决方案都源于高效的沟通协作。
法拉第为客户这款人工智能 SoC 的成功落地深感自豪，也期待其在市场中取得优异表现。同时，我们也将把本次项目的技术经验，应用于当下及未来更高要求的人工智能芯片设计中。
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