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在本文中，我们将逐步介绍如何为数字标准单元库生成工艺设计工具包 (PDK)。
晶圆代工厂会针对其每个工艺节点发布一套名为工艺设计工具包 (PDK) 的文件集。完整的 PDK 包含以下内容：
后端互连（BEOL）寄生数据。
SRAM 和逻辑标准单元特性数据。
BEOL 和标准单元层的设计规则。
PDK 在提供 RTL 设计仿真所需的模型、评估功耗-性能-面积 (PPA) 指标以及创建可制造的布局方面发挥着至关重要的作用。本文重点介绍标准单元逻辑门的 PDK 生成。请注意，SRAM 的特性分析和存储器编译器的开发不在本文的讨论范围之内。
PDK生成流程的第一步是定义BEOL堆叠结构。这包括金属层数和过孔层数、导体和介质材料，以及适用于该技术节点的金属和过孔几何形状。
定义好BEOL堆叠结构后，即可对每一层的电气特性进行仿真，并将仿真结果写入BEOL寄生参数文件。Synopsys EDA工具使用互连技术格式（ITF）来描述过孔电阻，并生成针对不同金属层宽度模拟的电阻率表。
光刻技术的局限性和套刻精度决定了以下内容：
最短金属长度
同一层或相邻层上金属/通孔之间的最小间距
金属线端间距
按尺寸
通过外壳
这些设计规则被记录在技术文件（.tf）或布局交换格式（LEF）文件（.lef）中。
PDK开发的下一个关键步骤是针对目标技术设计和开发N沟道和P沟道FET器件模型。如图1所示，这些模型构成了标准单元库的基础。
使用TCAD等软件工具对晶体管进行仿真。器件的直流和交流特性通过传输特性、输出特性和电容特性来表征。为此，可以使用多种BSIM（伯克利短沟道IGFET ）器件模型。
随着技术尺寸的缩小，晶体管经历了显著的变化。在英特尔推出首款22纳米制程的3D三栅（FinFET）晶体管之前，平面晶体管架构一直主导着代工市场。几年后，三星推出的全环栅场效应晶体管（GAAFET）架构再次改变了这一格局。
在 22 纳米及以下工艺节点，使用 FinFET 和 GAAFET 等多栅器件需要 BSIM-CMG 模板。每个器件模型都包含一组 SPICE 参数，这些参数值是通过对器件特性进行曲线拟合提取的。代工厂采用功函数工程技术，为 NMOS 和 PMOS 晶体管创建多个阈值电压选项。
最后一步是开发标准单元库。该库必须包含用户计划包含在其中的每个单元的电路原理图。图 2 提供了一个标准单元布局示例。
标准单元布局设计紧凑，将单元内部布线限制在较低的后端互连层（通常为 M1-M3）和中层互连层（MOL）。单元布局的绘制方法是在原理图中放置各种晶体管并进行布线。绘制布局时，仔细研究工艺流程、光刻限制和设计规则至关重要。
版图绘制完成后，需要进行版图与原理图比对 (LVS) 检查。首先，版图网表提取功能会检测器件、触点和导线。然后，LVS 工具会将提取的网表与原理图进行比较。在设计规则检查 (DRC) 步骤中，还会检查版图是否存在设计规则违规，以确保其可制造性。
布局图中的所有信息并非布局布线仿真所必需。定义器件复杂结构和内部触点的形状通常不会被使用。相反，布局图的抽象信息会被提取到 LEF 文件中以进行布局布线仿真。LEF 文件包含单元边界、引脚、可用于布线的金属层上的单元内互连，以及用于指导单元放置的层。
除了 LEF 文件外，布局布线 EDA 工具还需要单元库中每个单元的功耗和时序模型。这些模型通过两步流程生成：首先提取单元寄生参数，然后进行标准单元表征。
寄生参数提取捕获MOL层和更低BEOL层，并将其表示为RC SPICE网表。特性分析利用这些单元网表以及器件紧凑模型，生成不同输入转换速率和输出负载下的传播延迟、转换时间和内部能量。
然后，这些信息会存储在 Liberty (.lib) 文件中。这些模型可以帮助 EDA 工具在模块布局布线仿真期间评估设计性能。
RTL仿真对于数字集成电路设计至关重要，而这些仿真依赖于精确的PDK。本文讨论了数字标准单元库PDK生成过程中最重要的几个方面。本文的主要结论如下：
PDK 生成是一个多阶段的工作流程，从定义 BEOL 金属堆叠开始，经过器件 (FEOL) 建模、单元级布局和验证，最后生成布局布线工具所需的辅助文件。
技术文件（.tf）提供了完整、可制造的设计布局所需的设计规则。
精确的寄生参数建模和标准电池特性分析可生成可靠的时序和功率模型，从而进行实际的时序/功率分析。
标准单元布局设计紧凑，单元内布线仅限于MOL和较低的BEOL层。模块设计级别的单元间布线则使用完整的BEOL堆栈。
https://www.allaboutcircuits.com/technical-articles/understanding-the-pdk-generation-process/
（来源：编译自allaboutcircuit）
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今天是《半导体行业观察》为您分享的第4299期内容，欢迎关注。
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