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英特尔代工事业部（Intel Foundry）于本周发布一份宣传文件，详细介绍其面向人工智能（AI）和高性能计算（HPC）应用的前沿前后端制程解决方案，并展示了一款 “人工智能芯片测试载体”，以此佐证公司当前具备的封装技术实力。该测试载体的表现确实亮眼 —— 其尺寸达到 8 个光刻版大小，采用系统级封装（SiP）方案，集成 4 个逻辑芯片块、12 组类高带宽内存 4（HBM4）堆栈以及 2 个输入输出（I/O）芯片块。更重要的是，不同于该公司上月展示的、包含 16 个逻辑芯片块与 24 组高带宽内存 5（HBM5）堆栈的宏大概念产品，这款测试载体现已具备量产能力。
首先需要明确的是，英特尔代工事业部此次展示的并非一款可实际运行的人工智能加速器，而是一款 “人工智能芯片测试载体”。其核心作用在于验证未来人工智能与高性能计算处理器的物理构建（或更准确地说是组装）方式。很大程度上，该公司是在对外演示一套完整的集成方案：将大型计算芯片块、高带宽内存堆栈、超高速芯片间互联链路，以及新一代供电技术整合到一个可量产的封装体中。这一封装方案与台积电目前的技术路线存在显著差异（后文将进一步阐述）。简言之，该技术概念印证了一个趋势 —— 下一代高性能人工智能处理器将采用多芯片粒架构，而英特尔代工事业部已具备相应的制造能力。
该技术平台的核心是 4 个大型逻辑芯片块，据称基于英特尔 18A 制程工艺打造，因此集成了环绕栅极晶体管（RibbonFET）与背面供电技术（PowerVia）。逻辑芯片块两侧配置类 HBM4 内存堆栈与 I/O 芯片块，各组件间预计通过直接嵌入封装基板的增强型嵌入式多芯片互连桥接技术 2.5D 桥接器（EMIB-T）实现互联。英特尔对 EMIB-T 技术进行了升级，在桥接器内部增设硅通孔（TSV），使电力与信号既能横向传输，也可纵向流通，从而最大限度提升互连密度与供电效率。从逻辑架构来看，该平台针对通用芯片互连标准（UCIe）的芯粒间接口设计，支持 32 吉比特每秒（GT/s）及以上的传输速率，这一接口标准似乎也被用于连接类相干高带宽内存 4 增强版（C-HBM4E）堆栈。
这款测试载体还提前披露了英特尔向垂直整合方向迈进的战略布局。该公司技术路线图中包含一款专为芯粒设计的英特尔 18A-PT 制程工艺，此工艺专为 “芯粒堆叠” 场景开发 —— 芯粒上层可堆叠其他逻辑芯片或内存芯片，因此必须具备背面供电、穿透式硅通孔（TSV）以及混合键合技术。在这款 “人工智能芯片测试载体” 中，18A-PT 基底芯粒被置于 18A/18A-P 计算芯粒下方，既可以充当大容量缓存，也能够承担部分额外运算任务。为实现芯粒间的垂直互联，英特尔采用了其 Foveros 系列封装技术，包括 Foveros 2.5D、Foveros-R 以及 Foveros Direct 3D 技术，可在有源芯片之间实现高精度的铜 - 铜键合。结合 EMIB 桥接技术，这些方案使英特尔能够构建出 “横向 + 垂直” 的混合集成架构。英特尔将该架构定位为大型硅中介层方案的替代选项，宣称其具备更高的晶圆利用率与产品良率。
对于多芯片粒架构的人工智能和高性能计算加速器而言，供电系统是核心设计瓶颈。为此，英特尔该技术平台整合了公司最新的一系列供电创新技术，具体包括：背面供电技术（PowerVia）、片上全品类金属绝缘金属电容器（Omni MIM）、EMIB-T 桥接器层级的去耦电容、基底芯粒端的嵌入式密集型去耦电容（eDTC）与嵌入式金属绝缘金属薄膜电容（eMIM-T），以及嵌入式同轴磁集成电感器（CoaxMIL）。这些技术共同支撑起 “半集成式电压调节器”（semi-IVR）的运行，该电压调节器被部署在每组内存堆栈下方及封装体底层（与台积电晶圆级系统集成技术 CoWoS-L 形成鲜明对比，后者的电压调节器是中介层的组成部分）。这种分层供电网络的设计目标是，在应对生成式人工智能负载的瞬时大电流波动时，避免电压裕量崩溃，同时在算力需求峰值时提供稳定充沛的纯净电力。
推出这款 “人工智能芯片测试载体”，是英特尔吸引客户的重要手段。不过，该公司计划于 2027 年推出的、代号为Jaguar Shores的人工智能加速器，是否会采用此次展示的技术架构，目前仍有待观察。
（来源：tomshardware）
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