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背面供电网络（BPDN）直接从晶圆下方向前沿晶体管供电，这种架构变革能够提升处理器性能、大幅降低功率损耗并提高电源效率。但BPDN也需要许多新的制造策略，例如去除大部分硅晶圆、将纳米硅通孔（nanoTSV）与晶体管源漏极精确对准，以及采用新的建模方法来降低将高温晶体管限制在正面和背面互连堆叠之间所带来的热损耗。
尽管如此，领先的集成电路制造商仍在取得显著进展，尤其是在纳米片场效应晶体管（nanosheet FET）从鳍式场效应晶体管（FinFET）几乎同步过渡的情况下。英特尔最近已将其采用带状场效应晶体管（RibbonFET）和PowerVia的18A工艺投入量产。三星作为早期领导者，于2022年在其3nm工艺节点上采用了环栅（GAA）晶体管，并计划在其2nm工艺节点（SF2）上引入背面供电技术。台积电表示将在其2nm工艺节点（N2）上首次推出GAA技术，随后在16Å工艺节点（A16）上推出其超级电源轨（Super Power Rail）。
图 1：扫描电镜图像显示了 PowerVia 背面电源连接的细节
背面供电网络(BSPDN) 将电源网络重新定位在晶圆背面，使其不再与正面的信号争夺空间。这解决了逻辑器件发展数代以来积累的诸多问题，其中最显著的是限制性能和电源效率的高IR压降（电压下降）。这意味着，电源从顶层后端金属层向下传输，经过15层或更多金属层以及高阻过孔，最终到达晶体管触点层，会产生巨大的功率损耗。
背面电源分配网络 (PDN) 可将电压降降低高达 30%，从而提高电源完整性。此外，由于信号和电源是分离的，背面电源允许正面互连采用更小的金属间距，从而降低光刻成本。
优势远不止于此。Synopsys 逻辑库 IP 首席产品经理 Andrew Appleby 表示：“背面供电与环栅器件的垂直特性完美契合，与正面过孔堆叠相比，它能提供一条更直接、电阻更低的晶体管源极路径。通过移除正面金属堆叠的电源布线，可以为信号提供更多布线资源，据报道，嵌入式存储器的单元密度可提高 5% 到 10%。”
采用背面供电进一步减轻了光刻和蚀刻工艺的负担。“由于互连层的成本通常会随着间距的缩小而增加，因此在信号线数量相同的情况下，降低间距缩小幅度意味着每根信号线的成本更低，”英特尔互连和存储器技术与集成副总裁兼总监 Kevin Fischer 表示。“例如，英特尔 18A 就利用了这一点，通过对底层金属层进行单次直接图案化来降低成本，从而减少了掩模数量和步骤数量 40% 以上。”
背面供电的核心问题
背面供电对于需要高功率和快速功率消耗变化的工作负载至关重要，例如 AI 加速器、游戏芯片和图形处理器。
IBM 研究院技术准备与数字化转型总监 Dan Dechene 解释说：“最大的优势在于：(1) 可以利用背面的宽松间距金属布线进行供电，从而降低 IR 压降，而不仅仅局限于正面的紧密间距布线；(2) 通过移除正面的供电资源，我们可以在正面腾出额外的布线资源，从而提高布线能力和面积利用率。”
性能提升显著。“根据已发布的报告，背面供电网络可使IR压降降低20%至30%，最大频率提高2%至6%，核心面积减少5%至15%，利用率超过90%，这与IBM的内部基准测试结果一致，”德切内说道。
但伴随这些巨大优势而来的，是新的制造挑战。大规模应用时，BSPDN方案必须实现背面金属与正面晶体管尺寸的精准对准。由于背面加工是在衬底大幅减薄之后进行的，这会导致衬底翘曲，因此需要透明的对准标记，可能还需要焊盘来实现严格的套刻控制。
背面供电会对芯片散热产生多大影响，尤其是像GPU这样需要持续运行高负载的芯片，目前尚无定论。但业内专家可以肯定的是，背面供电会导致散热状况恶化。
imec项目总监James Myers表示：“热热点可能会变得更小、温度更高，需要设计人员特别关注。具体影响取决于设计环境，但根据我们对云CPU SoC的高分辨率热模拟，BSPDN造成的局部热损失可能高达14°C。可以通过DTCO层面的措施来缓解这一问题，例如提高BSPDN中的金属密度以产生局部热扩散效应，或者增加前端BEOL中的过孔密度以降低散热器的热阻。”
关键步骤——减薄、键合、对准
背面供电方案能够优化不同金属层的制造，例如在晶圆背面使用更宽的电源线和地线，在正面使用更细的信号线。早期互连工艺中，如果电源线和地线共用正面，则需要更昂贵的光刻工艺。
虽然至少有三种不同的流程集成方式，但我们将介绍英特尔的流程（见图 2），因为它将率先推向市场。
图 2：首先制造晶体管和电源过孔 (a)，然后进行多层正面金属化和介质密封 (b)，键合到硅载体 (c)，最后进行背面电源处理
PowerVia工艺流程早期便会形成PowerVia，与n型和p型晶体管一同制造。这些过孔可以是铜基的，也可以是低电阻金属，例如钌。接下来，构建后端工艺（BEOL）金属堆叠层，然后沉积一层保护性的气密层。之后，将晶圆翻转并键合到载片晶圆上，该载片晶圆经过优化，具有良好的导热性，有助于散热。
在载硅的支撑下，器件晶圆首先通过晶圆研磨从其原始厚度（>700µm）大幅减薄至1至3µm，然后使用化学机械抛光（CMP）和/或干法刻蚀进行精细平坦化。此时，晶圆即可进行背面互连工艺，形成两层或多层金属化层。
Meyers概述了背面供电网络面临的最大挑战。“第一个挑战是几乎完全去除硅衬底，以便从晶圆背面接触器件。这需要将处理后的晶圆键合到正面另一块载片晶圆上，以便对晶圆背面进行研磨或抛光。研磨和抛光必须在整个晶圆上保持均匀，以确保后续光刻和其他工艺步骤的初始表面平整。第二个挑战是将背面金属层与正面晶体管的源极和漏极触点对准，同时避免与中间的沟道或栅极区域短路。这需要对晶圆背面的光刻工艺进行严格的套刻控制。第三个挑战是在热预算限制下，确保从晶圆背面到源漏极的接触电阻低，因为晶圆正面存在铜层。”
粘合材料的选择至关重要，因为它决定了堆叠结构的散热效率。“用于粘合的介电材料会增加散热的热阻，因此需要仔细选择材料，”迈尔斯说道。
晶圆背面研磨和化学机械抛光 (CMP) 工序必须确保晶圆内部具有极佳的均匀性，因为硅晶圆需要从 775 微米研磨至数十微米。这种高强度的工艺会对晶圆造成严重的变形，因此计量和光刻工艺必须逐个芯片进行补偿。代工厂会在晶圆上制造金属对准标记，以精确定位晶体管。硅对红外光具有半透明性，因此光刻扫描仪上的红外光可以照射到金属对准标记上。然而，在大批量生产中，逐个芯片的补偿可能非常耗时。采用上述工艺，套刻预算约为 10 纳米。
为了满足如此严苛的规格要求，必须结合多种新策略。“我们通过先进的研磨/化学机械抛光/等离子减薄技术、临时载体以及严格的翘曲/变形和总厚度变化 (TTV) 控制，有效管理了晶圆减薄和机械风险，”Fischer 表示。“我们利用双面对准、专用正面对准标记、工程蚀刻停止点以及针对器件/MOL 堆叠结构优化的通孔中间集成方式，改进了前后对准和套准精度。”
此外，器件晶圆还要承受晶圆键合和大幅减薄带来的应力。“键合以及随后的背面晶圆减薄会产生应力和晶圆翘曲，在晶圆边缘尤为明显，”迈尔斯说道。“这种变形使得背面通孔和金属与正面结构之间难以实现紧密、均匀的覆盖。”
所有这一切都必须在确保2nm晶体管性能的前提下完成。“GAA纳米片晶体管和BPDN必须协同设计，因为GAA器件堆叠直接决定了背面电源通孔的‘着陆目标’和工艺窗口，”Fischer说道。“泄漏和隔离通过背面介质衬垫、深沟槽隔离以及优化的阱/STI和掺杂方案来解决。低电阻、可靠的电源轨和通孔通过定制的阻挡层/衬垫和金属填充工艺、考虑电磁效应的设计规则以及优化的热处理来实现。缺陷率和良率通过分阶段部署（例如，在前一个节点上进行验证）、密集的在线检测以及对偏差容忍度更高的DTCO驱动布局来提高。”
除了这些关键的制造问题之外，背面的 PDN 还以重要的方式改变了设计流程。
背面供电对设计的影响
在晶圆背面添加电源网的一大优势是显著降低了正面的布线拥塞。“从布局布线的角度来看，布线拥塞已成为先进工艺节点的关键问题。虽然晶体管尺寸的缩小使我们能够在给定的平方毫米内集成更多门电路（以及更多功能），但将它们与信号布线连接起来却更加困难，并且常常导致布线拥塞，”Synopsys 数字实现首席产品经理 Jim Schultz 表示。“将电源和信号布线分离可以减少拥塞，缩短信号路径，并降低寄生电阻和电容。这有利于高速 IP 模块，例如 SRAM 和寄存器文件。”
如前所述，实现背面供电主要影响布局布线。“我们修改了行业标准的布局布线流程，以便能够模拟多种架构的背面供电设计，”IBM 的 Dechene 表示。“例如，可以在布局规划阶段跳过电源布线步骤。另一个方法是将电源布线限制在预定义的背面层级。”
建模在此发挥着关键作用。“通过协同仿真和材料/堆叠选择，对新增背面堆叠带来的热效应和应力效应进行建模和优化；同时，通过分阶段部署（例如，在先前节点上进行验证）、密集的在线检测以及对变化容忍度更高的DTCO驱动布局，来提高缺陷率和良率，”Fischer说道。
背面供电的实施方式和时机取决于关键的风险管理。“英特尔在采用背面供电方案之初就预料到BSPDN架构会更加昂贵和复杂。”IBM的德切内表示，“然而，对于高性能计算应用而言，我们预计其性能优势将超过工艺和成本风险。”
此外，尽管背面PDN最初被设计为一种被动式电气结构，但能够在晶圆背面添加功能具有显著优势。“时钟树网络往往是芯片上最关键的布线网络。它们通常布线在电阻最低的层上，以提供低延迟时钟信号。背面金属也可以用于这些关键时钟，”Schultz说道，并指出由于EDA工具不再需要处理拥塞问题，因此在原位布线阶段所花费的时间将大大减少。
将电源网移至晶圆背面的一个缺点是会产生耦合噪声，从而影响正面敏感信号。当电源线和信号线共用时，电源线本身就能屏蔽信号线。imec 的 Myers 表示：“如果没有附近的电源/地线，屏蔽敏感信号就变得更加困难。但是，我们可以将一些长距离信号（例如时钟信号）移至背面，这样它们就能更好地与正面的干扰信号隔离。”
设计人员还会采取措施来补偿晶圆上的热点，而背面 PDN 会使这种情况更加严重。
热分析
晶体管现在正面被前端互连堆叠层和后端电源传输堆叠层包围，形成类似三明治的结构，将发热器件包裹其中。imec 的仿真工作表明，背面电源分配网络 (PDN) 方案的峰值温度比传统的正面 PDN 高出 14°C。
硅衬底本身对于非金属材料而言散热性能相当不错[硅的热导率 = 140 W/(mK)，而二氧化硅的热导率= 1.4 W/(mK)]，但由于在背面减薄过程中衬底大部分被去除，热扩散性能受到严重影响。imec 首席技术人员兼热建模与表征研发团队负责人 Herman Oprins 表示：“热损失主要源于硅衬底厚度的减小甚至去除，导致横向热扩散减少，以及硅载体和键合界面在通往冷却液的主要热路径上的存在。”
“由于芯片冷却系统与有源器件层之间的热阻显著增加，BSPDN 的热完整性受到影响。这种热阻的增加主要源于 BEOL 层的高热阻、晶圆背面工艺中引入的额外混合键合层以及 BSPDN 技术固有的晶圆减薄效应，”国立阳明交通大学的程俊哲报告说。
Cheng及其同事证明，与FSPDN结构相比，BSPDN结构会导致更高的芯片温度，尤其是在封装层面，因为该层面的散热面临更大的障碍。将衬底厚度减薄至300 nm以下会导致自发热加剧。在传统的倒装芯片封装中，FSPDN的热路径是从晶体管经由硅晶片和导热界面材料到达散热器。部分热量还会从BEOL堆叠向下散失到硅中介层，最终到达印刷电路板。该大学的研究团队模拟得出，FSPDN结构的最高温度为57°C。
对于背面PDN，芯片方向翻转，使得向上散发的热量会遇到来自键合层、导热界面材料（TIM）和散热器的阻力。向上散热路径承担了大部分热量。向下散热路径则依次经过背面互连、硅中介层和印刷电路板（PCB）。大学的仿真结果表明，采用背面PDN时，最高温度可达80°C。
业界广泛采用有限元建模 (FEM) 仿真来预测电子封装在各个阶段的热性能，包括芯片设计、布局规划以及封装和散热器设计。虽然简单的平均特性模型通常对带有正面电源分配网络 (PDN) 的单片芯片封装有效，但对于背面 PDN 和 3D 封装，现在需要更精确的模型。
为了简化复杂的热模拟，IBM 开发了一种基于机器学习的模型，该模型仅使用 BEOL 布局设计、金属层高度和材料属性，即可快速预测长度尺度相差几个数量级的 BEOL 堆叠的热阻。“3D 堆叠底部芯片中晶体管产生的热量需要传递到其上方所有芯片的 BEOL 层以及芯片间的键合层，”前 IBM 硬件工程师 Prabudhya Chowdhury（现就职于微软）表示。该团队补充说，随着每个技术节点的推进，晶体管密度和功率密度的增加将进一步加剧热管理的难度。
该机器学习模型基于卷积神经网络，将设计与局部功率密度、工作负载和材料特性关联起来。该方法使用包含各种后端工艺布局的有限元模拟数据集，采用自动化方法进行训练（80%）和验证（20%）。该模型预测1×1µm或3×3µm区域内的热阻，并将预测结果导入有限元求解器，用于芯片级和封装级仿真。与传统模型相比，该模型在极短时间内即可生成精确的热阻预测结果。
下一步是直接连接。
背面供电实现方式有多种版本。各公司正在研发的下一步是直接连接，即纳米硅通孔（nanoTSV）直接与晶体管的源极和漏极接触。这种方法虽然对精度要求更高，但也能最大程度地提升处理器频率、提高密度和/或增强电源效率。一个重大挑战是，直接连接方案的套刻精度必须控制在3nm以内。
结论
在2nm制程节点上引入背面供电网络是一项重大突破，因为它解决了长期存在的电压损耗问题，而电压损耗曾严重影响高性能计算（HPC）的性能和能效。它还缓解了以往在复杂的布局布线过程中耗费大量工程时间的布线拥塞问题。
但背面PDN也对晶圆厂提出了新的要求，例如晶圆研磨、CMP和蚀刻设备，用于去除大部分硅，以及晶圆键合工艺，这些工艺必须满足300毫米晶圆极高的平整度和均匀性要求。各公司正在开发导热性更好的材料，以取代传统的二氧化硅用于晶圆键合。
最棘手的难题在于如何将背面互连与正面过孔对齐，防止过度抛光影响寄生效应和良率，以及了解热影响，以便设计人员能够在新的散热路径中解决热点问题。当 CFET 取代纳米片环栅晶体管时，背面电源分配网络 (PDN) 将带来更多集成挑战。但鉴于背面电源传输和 3D 技术的现状，显然业界需要创新的冷却方法，例如在芯片层内运行冷却剂。
（来源：编译自semiengineering）
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