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半导体制造的未来不再仅仅取决于尺寸的缩小。相反，芯片制造商正在重新思考器件的构建、堆叠和供电方式。
混合键合技术或许是实现3D集成最重要的结构性推动因素，因为它可以在相同的封装尺寸内实现比焊球多几个数量级的互连，同时还能提高信号和电源的完整性。它对于在每个封装中集成多个芯片至关重要，并且能够降低内存/处理器的延迟，同时减少功耗。
这是先进封装领域增长最快的细分市场，Yole Group 预计混合键合设备在 2025 年至 2030 年间将以 21% 的复合年增长率增长。在人工智能、高性能计算和其他基于芯片的架构的强劲需求推动下，混合键合能够实现芯片之间的高带宽互连，且信号损耗可忽略不计。
混合键合技术已在一些高端应用中得到应用，但仍需进一步改进键合界面的质量，使键合铜互连的性能如同在同一芯片上制造而成。考虑到需要无颗粒表面、在300mm晶圆上实现纳米级铜凹陷以及晶圆变形极小以实现晶圆间50nm的对准精度，这无疑是一项艰巨的任务。
即便如此，将目前量产芯片上采用的9µm铜-铜连接（周围环绕绝缘介质）的混合键合工艺，扩展到2µm甚至更小，似乎可以通过晶圆对晶圆或芯片对晶圆的混合键合来实现。这始终是所有领先代工厂发展路线图上的重点方向。
混合键合技术最初是为了提高CMOS图像传感器的亮度而提出的巧妙解决方案。如今，它正在推动高性能计算（HPC）的SRAM/处理器堆叠和多层3D NAND器件的突破性发展，并有望在未来实现更紧凑的HBM模块、3D DRAM和物联网设备。
Besi 技术总监 Jonathan Abdilla 表示：“混合键合是细间距封装的巅峰之作，它最大限度地降低了电阻、寄生电容引起的延迟和功耗，同时相对于微凸点键合提高了热性能和带宽。”
关键进展
混合键合技术难以满足高带宽内存（HBM）堆叠所需的低热预算和成本效益要求。因此，领先的HBM制造商——SK海力士、美光和三星——很可能在HBM4中继续采用微凸块技术。此外，HBM需要比目前混合键合技术更低的成本加工工艺，尤其是在耗时的退火步骤、芯片间键合所需的缓慢拾取放置以及步骤间过长的排队时间等方面，这些都可能导致键合界面引入有害的水分。
减少高温加工需求的一种方法是沉积纳米孪晶铜。由于其具有<111>择优晶粒取向，纳米孪晶铜特别适用于细间距混合键合，因为它可以在约200°C下进行退火。
“铜-铜键合通常在约400摄氏度下进行，” Lam Research异质集成技术总监Chee Ping Lee表示。“但使用纳米晶铜，其结构能够使铜晶粒更快地扩散，因此可以实现更低温度的键合。”
除了退火之外，用于沉积 SiCN 或 SiO2 介电层的 PECVD 工艺通常在约 350°C 下进行。一种可能的解决方案是溅射 SiCN 层。使用 SiC 靶材和氮气反应气体进行溅射可以在低于 250°C 的温度下沉积 SiCN。
控制加工过程中的污染至关重要。工程师们正转向等离子切割技术，以帮助降低单晶加工过程中的颗粒物含量。等离子切割在真空腔中进行，它垂直于晶圆去除材料，而不是像机械刀片或激光切割那样产生大量的二氧化硅粉尘和其他碎屑。此外，等离子切割工艺产生的微裂纹和芯片边缘崩裂的可能性也大大降低。
混合键合是业界提前规划 2.5D 和 3D 优化这一更大趋势的一部分，这也需要多芯片协同设计。“混合键合和 3D 集成从根本上改变了芯片设计思路，使其从单芯片思维转变为真正的系统级多芯片协同设计方法，在这种方法中，逻辑、存储器和加速器必须作为一个垂直集成的堆栈进行划分、分析和优化，”Synopsys I/O 库 IP 产品管理总监 Lakshmi Jain表示。
这就要求基于最终系统进行整体设计。“混合键合技术能够实现极细间距、高密度的垂直互连，因此设计人员必须重新思考早期架构探索、芯片间布局规划、电源和散热分配以及芯片间接口规划，”Jain说道。“这增加了对三维时序分析、提取、验证和签核的需求，因为对单个芯片做出的决策会直接影响整个堆叠的性能、散热和可靠性。”
Synopsys 开发了一种超紧凑的芯片间 I/O 解决方案，针对 2.5D、3D 和 SoIC 封装进行了优化。“I/O 单元可安装在混合键合凸点间距内，从而实现堆叠芯片之间的高带宽、低延迟和节能型垂直互连，”Jain 表示。
除了改变面向制造的设计方式外，混合键合还需要晶圆制造设备之间更紧密的集成，例如铜填充、化学机械抛光 (CMP)、拾取放置和退火等工艺。这是因为所有键合前的步骤都会影响晶圆的形貌，包括变形、翘曲控制和晶圆均匀性，这些都会显著影响套刻精度、良率和可靠性。
混合键合为何如此吸引人？
用混合键合取代微凸点键合具有诸多电气优势，包括更低的电阻、电容和功耗。“与微凸点键合相比，混合键合能够显著降低寄生效应，从而提高电气性能和电源效率，”EV Group 业务发展总监 Bernd Dielacher 表示。
通过在晶圆间直接键合中垂直堆叠 芯片，芯片制造商可以将互连间距从铜微凸点的 35µm 大幅提升至 10µm 甚至更小。事实上，在 HBM 工艺中，推动技术应用的因素可能并非更高的 I/O 密度，而是垂直尺寸。“混合键合确实可以实现更高的互连密度，但高带宽存储器的关键驱动因素在于通过消除多个 DRAM 之间的凸点来减小厚度，”Lam Research 的 Lee 表示。
自十多年前索尼首次将晶圆对晶圆 (W2W) 混合键合技术应用于 CMOS 图像传感器以来，该技术已展现出卓越的成功记录。目前，研究人员已成功实现了 400nm 的键合。然而，W2W 技术存在两个严重的局限性：芯片尺寸必须完全相同，且无法在键合过程中移除不合格的芯片。
这就是芯片到晶圆键合（D2W）的用武之地（见表1）。只有已知质量合格的芯片才能进行键合，而且可以使用任何尺寸的芯片。相对而言，W2W技术比D2W技术更成熟，并且能够满足更严格的套刻精度要求。例如，业界已经实现了400nm的晶圆到晶圆键合，而D2W键合的间距已达到2µm（见图2）。
表 1：晶圆-晶圆键合与芯片-晶圆键合对比
工艺原理
实现高质量混合粘接的关键因素包括：
一次性在数千个甚至数百万个微小界面上实现无缺陷的原子级接触；
尽量减少晶圆弯曲或翘曲；
CMP 后实现完全平面化，无形貌差异（0.5nm RMS），因为 CMP 结果是键合产率的最主要决定因素；
粘合面上无任何颗粒或残留物；
清洁后立即粘合，防止污染和受潮损坏；
高对准精度（200nm 至 50nm，取决于特征尺寸），可防止开路和短路，以及严格的拾取和放置芯片定位精度（小于 5µm 间距需要 100nm 套刻精度）。
晶圆间混合键合工艺始于两片已完成最终后端互连（BEOL）工艺的器件晶圆。通常采用等离子体增强化学气相沉积（PECVD）技术沉积合适的介电层（SiO₂或SiCN），然后进行反应离子刻蚀形成包含铜焊盘的通孔。SiCN以其高键合强度和良好的铜阻挡层性能而著称。
为防止铜扩散到介质层中，首先通过化学气相沉积 (CVD) 或原子层沉积 (ALD) 沉积阻挡层金属（TaN），然后进行铜籽晶 ALD 沉积和铜电镀。理想情况下，铜焊盘应为正方形。之后，采用化学机械抛光 (CMP) 将铜抛光至介质层，在平面特征下方留下轻微的铜凹陷（几纳米）。退火时，铜膨胀，从而填充这些微小的间隙。
图 1：在晶圆间混合键合流程中，激活和键合之间的排队时间至关重要
接下来，超声波晶圆清洗去除晶圆表面的所有杂质。然后，等离子体处理（通常在氮气气氛下进行）活化暴露的介电层，形成高浓度的活性位点（-OH），从而提高其粘附性能。表面活化至关重要，因为混合键合过程是由表面化学反应驱动的，这与由压力和温度驱动的热压键合不同。
经过短暂的等待时间（芯片到晶圆的工艺等待时间较长），两片晶圆在晶圆键合机中通过红外光进行对准并紧密接触。然后，键合前沿在室温下快速推进至整个晶圆表面。
“所有混合键合工艺（D2W、coD2W 和 W2W）的共同之处在于，它们都需要精确对准（取决于铜间距）。”Suss 公司永久晶圆键合产品经理 Thomas Schmidt 表示，“对准精度必须优于 100nm，有时甚至要达到 50nm。对准不仅要准确，还要精确（确保每次键合的对准精度一致）。”
EV集团的迪拉赫表示：“在键合之前，优化CMP工艺以实现表面平坦化和控制铜焊盘凹陷至关重要。而成功的键合工艺本身也离不开先进的工艺控制，例如适应晶圆的来料偏差、控制畸变以及利用计量工具或光刻扫描仪的数据建立反馈回路。”
迪拉赫强调了键合设备良好稳定性的重要性，这决定了键合重复性的高可比性，以及键合过程中的颗粒控制。“设备内部的颗粒控制包括气流管理、微环境的使用以及优化的基材处理。此外，原位过程监测有助于进一步减少颗粒污染。”他说道。
其他人则强调了化学机械抛光（CMP）的重要性。“CMP是混合键合中最关键的步骤。它需要确保整个晶圆上的铜凹陷从中心到边缘都均匀一致，”Besi公司的Abdilla说道。“我们通常关注5纳米或更小的凹陷。在控制铜凹陷的同时，CMP还需要确保介质层不会被过度侵蚀。否则，键合焊盘周围的阻挡层就会暴露出来，从而阻止键合的进行。”
键合完成后，晶圆堆叠体需进行高温退火（约350°C），使介电层中的氢键转化为强共价键，同时铜熔合在一起形成电接触。此过程称为面对面键合，但目前已有背对背键合工艺可用于堆叠两片以上的晶圆。声学显微镜可用于检测键合质量。空隙在声学显微镜图像中呈现为白色斑点，而无空隙的键合则呈现黑色。
为了更好地保护键合界面，imec 叶林领导的研究团队近期提出沉积一层薄的无机保护层，以屏蔽键合区域在临时键合到载体、晶圆减薄/化学机械抛光/蚀刻、芯片分割和清洗等步骤中受到的水、浆料和化学物质的影响。[2] 该保护层与激光释放层结合使用，可以方便在芯片拾取放置到晶圆的过程中将芯片从载体上移除。
imec团队表示：“2微米芯片晶圆键合工艺面临的主要挑战之一是芯片制备过程中以及组装前可能存在的暂存阶段，芯片键合表面会发生劣化。” 保护层有助于将铜凹槽深度维持在2纳米以内。
图 2：采用芯片到晶圆混合键合技术完成的 2nm 间距键合
该层必须对对准标记透明，并在键合前彻底去除。重要的是，通过比较测试材料的迭代，并利用套刻计量工具和芯片键合机之间的反馈回路，改进了芯片与晶圆的套刻精度。这减少了平移误差。通过对介电层进行工程设计以减少翘曲，降低了缩放误差。除了保持铜凹槽外，该保护层还减少了重构芯片和晶圆之间形成的空隙数量。
无机释放层的一项关键优势在于其与更高工艺温度的兼容性。“基于硅载体和纳米级厚度的无机释放层，该技术能够实现高温工艺和超薄层转移，其厚度远低于传统脱键技术所能支持的范围，”Dielacher说道。“因此，这项完全前端兼容的技术能够为3D-IC和3D顺序集成方案带来全新的工艺流程。”
混合化学机械抛光 (CMP) 和晶圆键合之间长时间排队的一个关键问题是吸湿，这会削弱键合界面并腐蚀铜焊盘。在批量退火步骤中，晶圆收集过程可能会出现数小时的排队时间。应用材料公司利用热循环和老化应力测试，评估了放置在晶圆上并使用等离子切割进行单片处理的 50µm 芯片的电学良率。Xiao Dong Chen 及其同事发现，牺牲层 TiN 可以保持铜的凹陷轮廓，同时消除与薄芯片翘曲相关的芯片边缘分层。使用 TiN 后，芯片边缘的开尔文接触电阻测量值保持在规格范围内。
尽管混合键合中不需要临时键合和解键合 (TBDB)，但它们通常用于晶圆减薄，因此是 3D 堆叠工艺不可或缺的一部分。“目前 TBDB 面临的挑战主要集中在如何改善临时键合材料 (TBM) 涂覆后的总厚度偏差。临时键合和解键合主要用于衬底减薄，以实现超薄芯片（<100µm 甚至 <50µm）。”Suss 公司的 Schmidt 表示。“在晶圆层面，这样的厚度会带来一些不利影响，尤其是在晶圆级处理方面，因此对 W2W 键合应用而言尤为如此。然而，对于 D2W 而言，处理超薄芯片则更为可行，而且厚度正朝着 50µm 甚至更小的方向发展，以支持未来的存储器堆叠，例如高带宽存储器。”
芯片-晶圆键合中的缺陷控制
控制键合界面处的缺陷是D2W混合键合中最关键的挑战之一。而这种控制始于3级或更高级别的洁净室环境。
介质/铜表面上的任何颗粒都可能导致晶圆上出现成簇的开路缺陷和脱粘区域。表面颗粒造成的空洞尺寸可能比颗粒本身大数倍。
Besi公司的Abdilla提出了控制工具内部缺陷的策略，特别是拾取放置工具的缺陷：
利用精密的微型环境，既能保护材料免受外界影响，又能防止机器内部的不利影响；
战略性地发展后端清洁供应链（前端常见）；
建立清洁设计和清洁操作的知识转移和培训计划；
在测试设置过程中，使用前端常用的计量技术（例如 SEM/EDX，用于检测小于 100 nm 的颗粒）来追踪缺陷，并且合理设计机器和零件，降低表面粗糙度。抑制运动部件的磨损。
“在纳米级精度键合过程中，键合机的任何振动和其他非自主运动都会产生很大影响。目标应该是芯片与衬底晶圆初始接触时就实现牢固粘附。这样可以将芯片锁定到位，避免芯片中心键合精度不足，”Abdilla说道。
结论
混合键合是一项至关重要的技术，它能够以极小的间距（<10µm）将晶圆或芯片与介质层连接起来，从而实现芯片堆叠，而无需使用目前间距为35µm的焊球凸点。晶圆间混合键合技术已在CMOS图像传感器、SRAM/处理器芯片和3D NAND器件的制造中得到验证。设备制造商和代工厂正在携手合作，以提高工艺吞吐量并缩短活化和键合步骤之间的等待时间。牺牲性无机薄膜（例如TiN）在各种组装工艺（包括晶圆减薄、晶圆清洗和芯片分割）中保持介质层和铜焊盘表面清洁方面可能发挥越来越重要的作用。
为了准备将混合键合技术应用于 HBM，低热预算薄膜（如溅射 SiCN 或纳米孪晶铜）可能会得到广泛应用，这些薄膜可在较低温度下退火，但还需要进行更多可靠性研究才能在生产中得到应用。
https://semiengineering.com/making-hybrid-bonding-better/
（来源：编译自semiengineering）
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