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硅通孔 (TSV) 为高带宽存储器堆叠、硅中介层和新兴的 3D 芯片堆叠中的 DRAM 芯片之间提供必要的互连，但随着 TSV 尺寸的缩小，其制造成本越来越高，也越来越容易出错。
TSV（通孔）对于集成MEMS、射频、模拟IC、GPU等器件至关重要。它们能够提升单个芯片的性能，并作为高频电信号的垂直传输线，从而改善多芯片系统的性能。然而，随着器件整体密度的增加，TSV密度也随之提高。这反过来又要求更小的通孔间距和/或更小的TSV尺寸以及更小的微凸点，而这些都可能导致信号完整性问题，从而需要新的屏蔽方法，并加速向混合键合技术的过渡。
如今，只有少数公司拥有领先的组装和封装能力。因此，当前的AI热潮导致HBM（以及其他主流存储器）短缺，而制造采用TSV技术的2.5D和3D系统所需的先进组装能力却未能跟上爆炸式增长的需求。
TSV（硅通孔）可以在制造流程的开头、中间或结尾进行制造，这通常决定了由哪一方负责集成该工艺。例如，像日月光（ASE）和安靠（Amkor）这样的OSAT厂商通常最后进行TSV制造（或称TSV揭示工艺），而像台积电（TSMC）和三星（Samsung）这样的代工厂则进行TSV开头制造和TSV中间制造（在FEOL之后）的工艺。与此同时，英特尔代工厂则以将TSV集成到中介层和嵌入式芯片平台而闻名。
TSV 的尺寸范围也很广。对于 2nm 及以下的工艺节点，纳米 TSV（尺寸小于 100nm）将电源轨连接到晶体管，从而更高效地为器件供电。另一方面，硅中介层中的 TSV 尺寸可达 10µm 或更大，贯穿整个减薄的硅晶圆，并通过焊球连接到上方的芯片或下方的 PCB。
TSV 对机械应力非常敏感，因此需要设置“禁入区”来限制通孔之间的距离。在这些高而深的结构中，可能会形成空隙和接缝等缺陷，这就需要优化蚀刻和电镀工艺，以确保高良率和长期可靠性。
通过对工艺流程的分析，可以说明为什么 TSV 的制造如此困难，以及如何降低成本。
硅通孔 (TSV)：一种特殊的铜互连技术
硅通孔技术大约在 20 年前开始发展，当时东芝率先将其应用于 CMOS 图像传感器，而尔必达则将其集成到智能手机的 DRAM 芯片中。在当时，TSV 提供的连接性能优于引线键合和倒装芯片凸点。TSV 可以被视为芯片级封装的延伸，因为它不会增加封装尺寸。
TSV 逐渐在 CMOS 图像传感器、FPGA、高带宽存储器 (HBM) 堆叠、传感器、MEMS/逻辑、射频模块和缓存/处理器堆叠中得到普及，它们很快将被用于将光子集成电路连接到电子集成电路。
HBM或许是TSV应用领域中最受关注的案例，而HBM的制造商——美光、SK海力士和三星——均自行完成这些工艺。HBM内部的TSV直径通常为2至5微米，深度为30至60微米。HBM芯片制造商采用中间通孔工艺（在前端器件之后形成通孔），因为该工艺能够在TSV密度、成本和散热限制之间取得最佳平衡。TSV以规则的瓦片状阵列排列，避开了模拟电路和高应力区域。
硅中介层既提供使用通孔硅（TSV）的垂直连接，也提供使用重分布层的水平连接。硅中介层内部的TSV比HBM中使用的TSV更大，通常直径为5到20微米，深度为80到120微米。TSV以簇状形式排列在微凸点阵列下方、布线通道沿线、芯片边缘附近以及供电区域。代工厂将硅中介层作为其产品的一部分进行制造。也有一些公司专门提供中介层服务，但很少有公司能够提供领先的技术。尽管如此，人工智能（AI）的快速发展正在给整个供应链带来压力，并可能导致未来的变革。
TSV 的制造过程
TSV 制造过程中的每一步都很重要，但其中一些步骤尤其具有挑战性。
随着特征尺寸的缩小，蚀刻工艺的难度也随之增加，因为在保持近乎垂直轮廓的同时，清除深阱底部蚀刻产生的副产物变得越来越困难。该轮廓决定了后续薄膜（氧化层衬里、阻挡层和铜籽晶层）的附着力和贴合度。如果任何一层薄膜顶部发生挤压脱落，就会形成空隙，从而威胁到器件的可靠性。
然后，铜电镀填充通孔的大部分区域，理想情况下是从下往上进行，这需要精确控制化学成分。填充完成后，化学机械抛光 (CMP) 可去除多余的铜层。最后一个关键步骤是 TSV 显露。将晶圆安装在载体上并用临时粘合剂固定后，整个晶圆会分阶段进行研磨——粗磨、中磨和细磨——最后进行 CMP 以接近通孔本身。
“干法刻蚀对硅片非常温和，因此不会造成太多晶体损伤，” Amkor公司先进3D产品总监Rick Reed表示。“这是因为我们在研磨时，并非只进行粗磨，而是会进行粗磨、中磨和精磨，之后还会使用化学机械抛光（CMP）进行抛光。因此，在开始干法刻蚀之前，晶圆表面就如同镜面一般光滑，这一点至关重要，因为它有助于保持晶圆表面的质量。”
确保精确的TSV（通孔插入式密封件）显露过程包括：
1、通过博世蚀刻法在硅上确定 TSV 深度（因为它是一种“盲”显露）；
2、均匀旋涂粘合剂和脱粘释放层，然后烘烤、固化，并将器件晶圆粘合到载体上；
3、使用粗磨、中磨、细磨，将硅背面磨至与 TSV 底部相差几微米，直至达到镜面般的光洁度；
4、CMP 通过粗、中、细三种平面化方式进行；
5、利用等离子蚀刻技术显露TSV；
6、沉积氮化硅薄膜作为抛光挡层；
7、在TSV顶部沉积厚二氧化硅层；
8、CMP 再次揭示 TSV；
重要的是，最终的揭幕是最具挑战性的步骤。“在可预见的未来，Amkor预计TSV的钻孔和填充公差不会比现在更严格，”Reed表示。“也就是说，如果未来对更薄的硅中介层的需求导致最终中介层厚度低于50微米，那么TSV形成的公差可能会变得更严格，以满足需求。”
蚀刻显露后，TSV 仍然受到氧化物衬层的保护，防止金属暴露于空气中。“初始蚀刻显露后，TSV 上仍然覆盖着绝缘衬层，就像铜 TSV 上的一层护套，”Reed 说道。“然后我们在上面覆盖一层氮化物薄膜，钝化硅。接着我们沉积一层厚厚的氧化物，虽然不能完全覆盖所有 TSV，但至少能起到保形涂覆的作用。之后我们进行化学机械抛光 (CMP) 工艺，该工艺专门用于将氧化物抛光至氮化物抛光层。现在，裸露的铜 TSV 与氮化物钝化层完全共面，这让我们回到了半导体行业梦寐以求的平面加工表面。”
在此基础上，企业可以沉积重分布层或凸点以连接到下一个晶圆。混合键合是另一种选择。
在晶圆减薄工艺优化过程中，临时键合材料的选择至关重要。器件晶圆可以安装在硅晶圆或玻璃载体上。主要考虑因素包括热预算、脱键方法以及与薄膜（包括氮化硅、硅或金属）的兼容性。
“大多数前沿技术都倾向于采用机械和激光脱粘方法，认为这是将载体与器件分离的最佳方式，” Brewer Science的应用经理 Seth Molenhour 表示。“我们还需要大致了解器件晶圆的特征，特别是这些特征的高度。一旦我们掌握了这些信息，并使用标准热塑性粘合材料，我们就能知道需要涂覆多少材料才能保护器件晶圆并将其粘合到载体上。确保器件特征得到均匀覆盖，可以形成更牢固的粘合线，从而大大降低下游加工过程中发生分层的风险。”
晶圆减薄过程中的一项关键指标是总厚度偏差 (TTV)，即晶圆上最厚处和最薄处之间的厚度差。对于硅片而言，通常使用激光干涉仪在晶圆的数百个点上进行测量。TTV 是高产量制造中必须保证晶圆间和批次间一致性的质量指标。
“对于堆叠和阵列而言，TTV低于5%非常重要，”Brewer Science的高级应用工程师Amit Kumar表示。“TTV超过5%会导致粘合不均匀，最终导致器件粘合力下降或分层问题。”
临时粘合膜和脱粘膜通常采用旋涂法涂覆在晶圆上。低温固化可确保粘合力。加工完成后，采用激光脱粘工艺，利用波长可穿透硅的准分子激光将粘合膜从硅载体晶圆上剥离。晶圆脱粘后，必须能够轻松清洁，使其恢复到涂覆粘合剂之前的状态。
硅晶圆通常比玻璃载体更平坦，同时还能与沉积、CMP、蚀刻和其他工艺工具中的晶圆卡盘兼容。
TSV（硅通孔）的形成是逐步
进行的，首先通过图案化和蚀刻形成圆柱形空腔，随后填充金属。采用博世工艺的深反应离子蚀刻 (DRIE) 在硅衬底上形成各向异性（大多为单向）沟槽。博世蚀刻需要在多个重复循环中精确平衡蚀刻（使用 SF₆气体）和钝化（使用 C₄F₈气体 ），从而在沟槽上形成扇贝状轮廓。RIE 工艺必须经过充分优化，才能形成光滑的通孔，实现所需的金属阶梯覆盖率和低总电阻。至关重要的是，它必须在晶圆上以及晶圆之间形成轮廓和深度均匀的通孔。
接下来，采用等离子体增强化学气相沉积（PECVD）技术沿侧壁沉积一层薄的二氧化硅（SiO₂ ） 衬层，以屏蔽硅免受铜污染。然后，采用物理气相沉积（PVD）、长距离PVD或原子层沉积（ALD）技术，沿通孔侧面和底部共形沉积一层阻挡金属，例如氮化钽（TaN）或氮化钛（TiN），随后沉积铜籽晶层。之后，通过电化学沉积（ECD，也称为电镀）将铜完全填充到通孔中，确保没有间隙、裂纹、缺陷、夹杂颗粒或匙孔空隙。最后，使用化学机械抛光（CMP）技术去除顶部的铜覆盖层。通常会在通孔上沉积焊球，或者先沉积重分布层，然后再进行焊球加工。
尽管目前大多数生产工艺都属于低纵横比工艺，但据 Lam Research 的研究，对于高纵横比特征（深度：宽度 > 10:1），下一代蚀刻工艺在反应离子刻蚀 (RIE) 过程中会产生两种主要缺陷——TSV 顶部周围的缺陷和侧壁上的条纹。“随着 TSV 纵横比的增加，在 TSV 蚀刻过程中钝化和蚀刻之间的平衡更难控制，从而导致更多的侧壁粗糙度问题……这些侧壁粗糙度问题会降低 TSV 的后金属填充效果，并影响器件的最终电性能。”
Lam Research 的研究表明，通过缩短预涂层时间和降低偏置电压，可以消除 TSV 顶部的硅损伤；而通过降低偏置电压和提高压力，可以在该公司的快速交替工艺中防止条纹的产生。
电镀后，铜层中的任何空隙都可能导致电阻升高、机械强度降低，甚至器件失效。其他需要注意的TSV缺陷包括图案错位、沉积不均匀和填充不完全，这些缺陷会降低器件性能或造成长期可靠性风险。
“硅是一种极其坚固的材料，”安靠公司的里德说道。“即使晶圆很薄，它也异常坚固。你可以像弯墨西哥卷饼一样把它弯折，它也不会断裂。但如果边缘有缺陷，它们就会瞬间断裂。因此，在载体上进行晶圆减薄时，大家最担心的缺陷就是边缘缺陷。”
应力管理：
由于硅（2.8 ppm/°C）和铜（17 ppm/°C）的热膨胀系数（CTE）不匹配，TSV工艺会产生机械应力。为了防止结构失效，工程师们进行了大量的仿真和建模工作，以了解TSV制造过程以及后续热循环过程中应力的分布和演变。拉曼光谱、X射线衍射和有限元分析（FEA）等技术被用于测量和预测应力水平。
这种机械应力正是需要在每个硅通孔周围设置禁区的原因，以确保该应力不会影响有源器件的性能。工程师们正在转向使用集成了机械和热应力模拟功能的增强型设计软件，以提供更准确的预测。为了确保硅通孔的长期完整性，多芯片模块应进行全面的应力和疲劳测试。
NanoTSV
背面供电是一种新型技术，由三大晶圆代工厂——英特尔、台积电和三星——正在开发，用于 2nm 逻辑节点及未来的器件。通过将电源与信号线分离，在可能包含 15 层铜互连的先进逻辑芯片中，背面供电网络可以通过降低电压降和 RC 延迟，将功率损耗降低高达 30%。此外，它还能释放正面布线资源，使正面可以采用更宽松的设计规则进行制造，从而节省光刻成本。
背面供电至少有三种方法，每种方法工艺复杂度递增，但都能带来更好的尺寸缩放和性能优势。最激进的方法是在器件制造之前，在环栅鳍片之间创建纳米硅通孔（nanoTSV）。最保守的方法则是将电源线从已制造的器件上方穿过。折中的方法，即所谓的电源通孔（power via），将背面电源网络连接到正面接触层。
构建背面供电网络的最大挑战之一是满足背面图案化和正面图案化互连的套刻要求。之所以如此困难，是因为正面晶圆经历了显著的减薄和多次热循环，这往往会导致晶圆翘曲。
Imec 近期发表了一种自对准方法，该方法采用狭缝状纳米通孔 (nanoTSV) 和正交的背面金属层，可实现约 100nm 的套刻裕量。这种先采用 nanoTSV 的方法还实现了一个填充 TiN/W 或钼的介质通孔，将正面金属层连接到背面埋入狭缝 nanoTSV 的电源轨，从而增强了布线灵活性。这项研究表明，通过巧妙的工程设计，可以避免光刻工艺中高阶校正，从而显著增加制造成本。
结论
HBM 的制造商——领先的晶圆代工厂和 OSAT 厂商——正在提供硅通孔 (TSV) 制造能力，并将其应用于芯片和模块生产的不同阶段。随着 HBM DRAM 晶圆越来越薄，需要更多更小的 TSV 来容纳不断增加的存储单元。
硅中介层的TSV布局更加多样化，因为它们的定位是为了连接而非缓解应力。为了冗余，可以采用虚拟TSV，同时也能平衡机械应力和热应力。
同时，当电源通过晶圆背面时，NanoTSV 可在正面/背面互连之间提供关键连接。
但无论规模或应用如何，TSV 都将继续存在，工程师们正在努力寻找更具成本效益的制造方法。
（来源：编译自semiengineering）
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