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这些年，HBM已经成为半导体行业最受关注的关键词之一。随着AI大模型、高性能计算以及数据中心需求的持续爆发，HBM凭借超高带宽、低功耗等优势，正在迅速成为高端算力芯片不可或缺的核心技术，并由此掀起新一轮存储产业竞争。
但与此同时，HBM的发展也面临着不小挑战。无论是先进封装带来的工艺复杂度、良率与成本压力，还是散热、功耗以及产能供给等问题，都在考验整个产业链的协同能力。在AI算力需求持续攀升的背景下，谁能率先突破这些瓶颈，谁就有机会在下一阶段竞争中占据主动。
又因为市场如此庞大，HBM迎来很多挑战者。最近，英特尔和软银通过其子公司Saimemory就对HBM发起新冲击。
英特尔卷土重来？
英特尔曾经是DRAM行业开拓者和领导者，这是一个众所周知的事实，但后来，在日本企业的步步紧逼之下，他们放弃了DRAM业务，转向CPU，成就了当下的蓝色巨人。这次，随着人工智能的火热，他们似乎跃跃欲试。据报道，由他们参与的Saimemory一直在开发一种替代目前流行的高带宽内存（HBM）的技术，旨在为强大的AI加速器所使用的内存模块提供更高的带宽和容量。
SAIMEMORY是软银于2024年12月成立的子公司，旨在将下一代内存技术商业化。通过此次合作，SAIMEMORY将利用英特尔的技术专长，推进下一代内存架构和制造技术的研究与开发。这包括英特尔“先进内存技术（AMT）”计划所建立的下一代内存基础技术（该计划由美国能源部支持），以及通过“下一代DRAM键合（NGDB）计划”所展示的技术知识。
英特尔在DRAM领域的专业技术将应用于ZAM的开发，但软银发言人表示，ZAM“类似于一种先进的DRAM，并将采用全新的技术”。ZAM的名称源于“Z轴”的概念。虽然技术细节尚未公布，但该发言人表示“我们正在考虑采用垂直堆叠结构”。
关于AMT，今年一月，时任英特尔政府技术首席技术官Joshua Fryman表示：“英特尔的下一代DRAM键合计划展示了一种全新的内存架构和革命性的组装方法，可显著提升DRAM性能、降低功耗并优化内存成本。标准内存架构无法满足人工智能的需求，因此NGDB定义了一种全新的方法，以加速我们迈向下一个十年。”
如今，使用高带宽内存的系统往往以牺牲其他指标（例如容量）的性能为代价，换取更高的带宽。NGDB 技术消除了高带宽和双倍数据速率 DRAM 之间的大部分权衡，同时显著提高了能效。因此，NGDB 使得更多类型的应用程序和系统能够利用高带宽内存的优势。
在该计划下，一种新型堆叠方法和一种新型DRAM组织结构被开发出来。最初的原型验证了这种新型组装方法能够克服现有技术的内存容量限制，而最新的原型则展示了采用新型堆叠方法的功能性DRAM。演示证实，NGDB技术可以结合起来，生产出高性能且可大规模生产的内存。
而在将于2026年6月举行的VLSI大会上，Saimemory计划发表一篇关于其新开发的HB3DM内存的论文。
据介绍，该内存基于Z-Angle Memory（ZAM）技术。ZAM指的是芯片的垂直（Z轴）堆叠方式，类似于传统的HBM。然而，英特尔的目标是利用最先进的制造技术实现卓越的性能。第一代HB3DM将采用九层结构，并使用混合键合技术进行3D芯片布局。底层为逻辑层，用于管理芯片内部的数据传输，其上八层为DRAM层，用于数据存储。每一层都包含约13,700个用于混合键合的TSV（通孔硅芯片）。
就容量而言，HB3DM 每层可提供约 1.125 GB 的容量，换算成每个内存模块可达 10 GB。英特尔每平方毫米芯片可实现约 0.25 Tb/s 的内存带宽，因此对于一个 171 平方毫米芯片面积的 10 GB 模块，我们可以预期每个模块的带宽约为 5.3 TB/s。这些惊人的数据可能会迅速超越竞争对手 HBM4 内存，因为 HB3DM 提供了更高的带宽。HBM4 的单栈速度约为 2 TB/s，不到 HB3DM 的一半。
然而，HB3DM 的容量有限，目前只有 10 GB，而 HBM4 的单栈容量最高可达 48 GB。随着 HB3DM 技术的进步，英特尔可能会增加量产芯片的层数，但就目前而言，它已成为带宽领域的领导者。
我们目前尚不清楚Saimemory何时推出这些内存芯片，也不清楚底层DRAM将由谁代工。不过，由于英特尔的参与，英特尔的晶圆厂可能会重新开始生产DRAM，尽管具体制程节点目前尚不明确。
随着2026年超大规模集成电路（VLSI）大会的临近，我们预计英特尔和软银将会公布更多关于其子公司Saimemory及其进展的信息。Saimemory计划在2028年初完成原型产品，并在2029年推出商用产品。
真正的3D DRAM出招
如果对HBM有了解，我们知道这种高带宽内存是通过一种堆叠实现的，这看起来和3D DRAM类似。
但实际上，HBM与3D DRAM虽然都与“3D堆叠”有关，但两者并不是同一个概念。HBM本质上是一种面向AI、高性能计算等场景的高带宽存储产品，通过多层DRAM堆叠、TSV以及先进封装技术，大幅提升数据带宽和能效；而3D DRAM则更偏向下一代DRAM的底层技术路线，目标是突破传统二维缩放瓶颈，通过垂直结构提升存储密度、延续摩尔定律。
于是，行业在探索用3D DRAM来替代HBM，NEO Semiconductor正是其中的先行者。
NEO Semiconductor于4月23日宣布，其3D X-DRAM技术已成功通过概念验证（POC），证明利用现有的3D NAND基础设施可以制造出一种新型高密度DRAM。
此次发布的核心是该公司的3D X-DRAM 技术，这是一种新型DRAM，旨在通过采用垂直堆叠架构来突破传统内存扩展的限制，从而实现更高的密度、更低的功耗以及对 AI 驱动型工作负载的更高适用性。
NEO的3D X-DRAM架构大量借鉴了3D NAND制造技术。据该公司称，概念验证芯片采用成熟的3D NAND工艺制造，包括现有设备和材料。这一点至关重要，因为先进存储器开发的主要制约因素之一并非设计创新，而是制造成本和工艺兼容性。
POC测试芯片表明，3D X-DRAM可利用现有的3D NAND基础设施制造，包括成熟的设备、材料和经济高效的工艺。鉴于目前3D NAND的量产层数已超过300层，这些结果为下一代高密度3D DRAM铺平了道路，同时验证了其优异的电气性能和可靠性。POC测试的主要结果包括：读/写延迟：<10 纳秒；数据保持时间：85°C 下 >1 秒（比 64 毫秒 JEDEC 标准好 15 倍）；比特线干扰：在 85°C 下持续时间 >1 秒；字线干扰：在 85°C 时 >1 秒；耐力：>10¹⁴次循环。
据介绍，之所以能达成这样的成就，主要得益于基于铟镓锌氧化物 (IGZO) 的设计——这种晶体材料因其在显示技术中的应用而闻名——1T1C 和 3T0C 存储单元可以像 3D NAND 一样采用堆叠式结构，从而在保持节能的同时提升容量和吞吐量。
TechInsights高级技术研究员兼高级副总裁Jeongdong Choe表示：“在这个关键时刻，NEO Semiconductor取得了重大突破。”随着传统DRAM的微缩技术接近极限，业界正转向3D架构和新型单元技术，以满足日益增长的人工智能和数据中心需求。NEO的硅基POC（概念验证）代表着一个重要的里程碑，它证明了该技术超越理论概念的实际可行性。已公布的电气性能和可靠性测试结果令人鼓舞，这一进展与业界向垂直扩展存储器发展的路线图相契合。正如过去十年向3D NAND的过渡一样，我们现在正见证着超越传统微缩极限的全新3D DRAM时代的到来。看到这一愿景变为现实，着实令人振奋。
HBF，已成气候
除了上述技术以外，拥有先发优势的HBF，早就成为了HBM的替代候选之一。
不过，我们必须强调， HBF并非旨在完全取代HBM，而是作为其补充，共同构建更高效的内存层次结构。在AI推理任务中，HBM可用于处理对延迟敏感的热数据，而HBF则适用于存储和读取大规模的非易失性数据集。由于NAND成本低于DRAM，HBF有望显著降低AI系统的扩展成本，尤其在超大规模模型和边缘计算场景中具有显著优势。
HBF 是 SanDisk在 2025年 2 月推出的下一代闪存概念，其核心架构类似于 HBM。HBM 作为支撑 AI 计算的核心技术，最近实现了快速增长，通过堆叠 DRAM 来实现大幅更高的速度（带宽）和性能。HBF 则通过堆叠 NAND 闪存，不仅提升带宽，还增加容量。虽然 HBM 是针对速度优化的存储器——用于 AI 训练的实时计算——HBF 则最大化容量。与 DRAM 不同，NAND 在无电源情况下可保留数据（非易失性），因此作为 AI 的新型存储解决方案备受关注。
由于HBF 的基本组织原则借鉴了 HBM 的高带宽芯片堆叠和并行接口设计，并将其调整为现代 NAND 闪存的非易失性、面向页面的特性，所以该技术具备以下几个特点：
芯片堆叠和硅通孔 ( TSV )： HBF 封装由多个垂直堆叠的 3D-NAND 芯片组成，每个芯片通过 TSV 连接到控制器基芯片。基芯片采用逻辑工艺制造，集成了所有通道控制器、纠错 (ECC)、损耗均衡引擎以及用于高速并行传输的 PHY 电路；
HBM 型主机接口：该封装暴露数百至数千个引脚，每个引脚支持多 Gb/s 信号传输。其 PHY 和引脚排列与 HBM 相同，可直接连接到加速器上现有的 HBM 控制器，或通过CXL或 PCIe 接口采用其变体；
DDR同步闪存I/O：在芯片和通道级别，通过双倍数据速率（DDR）同步接口实现高带宽信号传输。所有数据传输均在数据有效选通（DVS）信号的上升沿和下降沿进行，并由片上延迟锁定环（DLL）协调。该架构保持了传统的闪存引脚排列不变，从而确保了向后兼容性和封装尺寸兼容性；
通道交错：控制器支持通过“通道”进行复用（每个通道并行访问多个闪存芯片）和多通道条带化（单独的并行总线），扩展聚合带宽以饱和主机接口；
作为一种介于超高速内存HBM和高容量存储设备SSD之间的新型内存层。HBF技术能够弥合HBM高性能和SSD高容量之间的差距，确保AI推理所需的容量扩展性和能效。HBM负责处理高带宽，而HBF技术则作为架构中的支撑层。具体而言，HBF技术有望降低总体拥有成本（TCO），同时提升人工智能系统的可扩展性。业界预测，包括HBF在内的复杂内存解决方案的需求将在2030年前后开始增长。
在人工智能推理市场，能够同时提供HBM和HBF的全套内存解决方案公司的作用日益重要，因为CPU、GPU和内存的系统级优化决定了整体竞争力，而非单个芯片的性能。
然而，最近有消息指出，尽管4TB的HBF内存堆叠容量远超HBM，但NVIDIA似乎对此并不感兴趣。报道指出，谷歌已锁定HBF内存的采购渠道，而HBF内存的样品测试将于今年开始。
考虑到英伟达的地位，这为HBF的未来蒙上阴影。
HBM的“反击”
面临如此多挑战者，HBM也在加紧演进。
去年五月，韩国顶尖国家级研究机构KAIST发布了一份长达371页的报告，详细阐述了高带宽存储器（HBM）技术到2038年的发展历程，重点关注带宽、容量、I/O接口宽度和散热性能的提升。该路线图涵盖了从HBM4到HBM8的各个阶段，包括封装、3D堆叠、嵌入式NAND闪存的内存中心架构，以及基于机器学习的功耗控制方法等方面的改进。
需要强调的是，该文档是关于在当前行业和研究方向下 HBM 技术的假想发展，而不是商业公司的实际路线图。
如图所示，HBM4 的单栈容量将从 288 GB 提升至 348 GB，HBM8 则从 5,120 GB 提升至 6,144 GB。同时，功耗也将随性能提升而增加，HBM4 的单栈功耗为 75 W，而 HBM8 则为 180 W。
预计在 2026 年至 2038 年间，内存带宽将从 2 TB/s 提升至 64 TB/s，数据传输速率也将从 8 GT/s 提升至 32 GT/s。此外，HBM 封装的 I/O 宽度也将从目前 HBM3E 的 1,024 位接口提升至 HBM4 的 2,048 位，最终达到 HBM8 的 16,384 位。
而作为HBM的核心，DRAM技术也走到了分叉口。
据韩媒报道，三星电子和SK海力士似乎正在采取不同的策略来克服下一代DRAM在10纳米以下超精细工艺（第七代、1D）中的物理限制：三星电子正在探索“垂直”方案，而SK海力士则在追求“平面极致”。
据业内人士6日透露，三星电子目前正在研发一种16层垂直堆叠DRAM（16层VS- DR AM）工艺。这种工艺不像在小块土地上建造独栋住宅那样，而是像公寓楼一样将单元垂直堆叠，以最大限度地提高面积效率。
为了实现这一目标，该公司正在考虑将环栅（GAA）技术应用于DRAM，该技术使晶体管栅极环绕沟道的四个侧面。GAA技术最初应用于3纳米或更小的尖端代工工艺（逻辑半导体）。
与现有结构相比，该技术能够更精确地控制电流，从而大幅降低漏电流。然而，由于电容器的存在，在DRAM中实现这种结构十分困难。逻辑半导体主要由晶体管构成进行计算，而DRAM则采用1晶体管1电容（1T1C）结构。DRAM
设计面临的挑战是如何在狭小的单元内同时容纳大容量电容器和GAA晶体管。此外，为了存储足够的电荷，电容器的长宽比也必须提高。
三星电子找到了一种解决方案：将电容器水平放置（竖直放置时容易倾倒），并逐层堆叠，同时采用单元上层（POC）技术。这种方法是将电路（Peri）放置在底部，单元（Cell）放置在顶部。这相当于将NAND闪存中使用的单元上层（Cell-on-Peri，COP）技术移植到DRAM中。
然而，SK海力士的研究方向是“4F² Vertical Gate”DRAM，这与三星电子的方法截然不同。与现有的 6F² 结构相比，4F² 结构能够将单个单元的面积减少 30% 以上。其目标是同时实现短期集成密度和成本竞争力。SK海力士应用了位线屏蔽 (BLS：Bit-Line Shieldin) 技术来抑制单元变窄引起的耦合噪声（干扰），并加入了核心共享背栅 (Shared BG：Shared Back-Gate ) 技术来增强晶体管阈值电压控制。
此外，该公司正在考虑采用“芯片减薄”技术来减薄芯片，以确保即使在晶圆键合结构中也能稳定运行。这被视为向 4F² 结构过渡的尝试，并着眼于未来引入W2W的混合键合方法。
一位业内人士解释说：“如果说 1c 代表了传统结构的完成，那么 1d 则标志着仅仅缩小线宽已经不够了——结构创新变得至关重要。谁的方法能率先被公认为标准，谁就能掌握下一代 DRAM 的关键。”
过去几十年，半导体产业的主角始终是CPU、GPU等计算芯片，而存储更多扮演“配角”。但随着大模型参数规模突破万亿级、推理需求持续扩张，数据搬运、存储带宽、功耗以及容量，正在成为决定AI系统上限的核心变量。谁能率先解决“数据喂不饱GPU”的问题，谁就有机会重新定义下一代AI基础设施。
这也是为什么，HBM虽然仍然炙手可热，却已经开始遭遇前所未有的挑战。因为行业真正追求的，从来不是某一种具体技术，而是更高带宽、更低功耗、更大容量、更低成本的终极平衡。
某种程度上，今天围绕HBM展开的竞争，已经不只是一次存储器升级，而更像是一场关于“后摩尔时代内存形态”的路线之争。未来胜出的，也未必一定是HBM本身，而可能是那个最适合AI时代的新型存储架构。
*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
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