这两年芯片行业有个大趋势，越来越多人开始聊“堆叠”。为啥？因为老路子快走不通了。
以前大家都盯着摩尔定律，拼命把晶体管越做越小，从几十纳米做到几纳米。可现在，这条路快要走到头了。不是不能继续缩，而是缩下去的代价太大了，大得有点离谱。
举个例子，你要想造更小的芯片，就得买更先进的光刻机。现在最先进的High NA EUV光刻机，一台就要4亿多美元，折合人民币将近30个亿。
而且光有它还不行，还得配一堆其他高端设备，整条生产线的成本蹭蹭往上涨。到了2纳米这个级别，良率还低，就算用上这种顶级光刻机，也得多次曝光，效率降了，成本却涨了。
台积电的2纳米工艺，一块晶圆的价格已经涨到了3万美元，比3纳米贵了50%以上。而且一代比一代贵，芯片价格跟着暴涨。这么搞下去，很多芯片根本用不起最先进的工艺，不划算。
所以大家都在想办法，能不能不把晶体管做小，也能提升性能？答案就是——堆叠，往立体方向走。
这个思路其实早就有人在试了。比如NAND闪存，就是那种固态硬盘里用的存储芯片，厂商们早就不拼微缩了，而是拼命往上堆层数。三星这些厂家已经能把NAND闪存堆到300层以上，堆得越多，存储密度越大，速度也越快。
内存这边也一样。大家常说的HBM，其实就是把普通DDR内存堆叠起来，像盖楼一样，一层一层叠上去，速度更快，带宽更高。现在的AI芯片、AI服务器，几乎都离不开HBM。
就在最近，三星正式发布了12层堆叠的HBM4E样品，这是业界头一份。性能更强，速度更快，专门满足AI芯片的需求。
为了实现这12层堆叠，三星用了不少新技术——存储芯片部分用的是自家最新的1c DRAM工艺，也就是第六代10纳米级别的DRAM技术；下面的基础芯片，用的则是三星自己的4纳米工艺。
当然，三星不是一个人在战斗。美光、SK海力士也都放话了，马上也要推出HBM4E。这两家的路线跟三星差不多，DRAM芯片用自己的10纳米左右工艺，但基础芯片那块，他们打算找台积电代工，用台积电的3纳米工艺。
你看，不管是NAND闪存、HBM内存，还是华为最近提出的韬定律，其实都是一个方向——不再死盯着平面上的微缩，而是往立体结构上发展，把芯片一层层堆起来。
这个趋势对ASML来说，可不是什么好消息。ASML靠什么吃饭？靠垄断全球的EUV光刻机。过去几十年，芯片要进步，就离不开它的机器。可如果大家以后都去搞堆叠，不再那么依赖晶体管微缩，那EUV光刻机就不再是唯一的引擎了。
当然，堆叠也不是万能的，它有自己的技术难点，比如散热、供电、信号干扰等等。但至少，它给芯片产业指了一条新路。不用每两年就花几十亿升级光刻机，也能让芯片性能往上走。
这条路能走多远？咱们接着看。
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