当"τ"成为新的产业坐标——对话无锡市集成电路学会秘书长周德金|周德金|无锡市|晶体管

今年，华为正式发布“韬（τ）定律”，在半导体行业引发广泛关注。τ，即时间，韬定律的核心，是将芯片设计、制造、封装的全部努力，汇聚到一个目标上：缩短信号延时。

那么，韬定律和人们熟知的摩尔定律是什么关系？对无锡集成电路产业意味着什么？针对这些问题，无锡市集成电路学会秘书长周德金给出了他的分析。

以“时间缩微”替代“几何缩微”

摩尔定律提出至今已近六十年。它的逻辑是线性的：每隔18个月，同样面积的芯片上晶体管数量翻倍，性能随之提升，这条定律沿着工艺制程不断缩小晶体管尺寸的方向前行。

而韬定律提出了另一个维度。周德金解释，韬定律的核心是让芯片设计、制造、封装乃至系统层面，全流程围绕“缩短时间”来服务，即缩短信号延时，从而提升算力效率。如果说摩尔定律追求的是“做得更小”，那么韬定律追求的是“跑得更快”。

“韬定律并不是一个技术上的定律，它只是我们芯片研发、芯片制造、芯片封装以及系统构建过程中需要遵守的一个原则，尤其是在AI时代，通过时间的微缩来提高AI相关芯片的性能。”周德金介绍。

需要注意的是，韬定律有明确的适用边界。它主要面向“泛在的AI芯片”——算力类（GPU、CPU、DPU、TPU）、网络类（交换芯片）、存储类（RAM、Flash、HBM）。而在功率半导体、射频芯片、第三代半导体等领域，“快”并非核心指标，韬定律并不完全适用。

封装为何成为韬定律关键支点

实现韬定律最直接的方式，是工艺制程的不断突破——如果能做到2纳米、1纳米，信号延时自然缩短。然而制程的推进有其客观极限，当前阶段这条路走得并不轻松。

“本来我们可以通过采用2纳米去制造一颗芯片，相对与14nm，电路延时时间一定是缩短的。但现在我们制造不了2纳米工艺的芯片，现在缩短时间方式就只有通过逻辑折叠以及封装等方式。”周德金说。

这也是为什么先进封装从“配套”走向“前台”。2.5D集成、3D集成、Chiplet、TSV（硅通孔）等纵向堆叠技术，通过缩短芯片间的物理连线来实现信号延时的缩短，成为当前实现韬定律最现实、也最关键的路径。

这也解释了为什么韬定律发布后，封装企业率先受到资本市场关注。周德金提到，长电科技、盛合晶微在国内先进封装领域走在前列，而这两家企业的核心产能均在无锡，“它们的股价反映出了在韬定律创新中的支撑作用”。

无锡的“芯”机遇与新挑战

沿着韬定律的逻辑审视无锡的产业图谱，周德金梳理出一条清晰的支撑链条：设计端，北京大学无锡研究院在EDA领域深耕，华为推进τ定律的关键支撑之一正是EDA工具；封装端，长电科技和盛合晶微构成核心力量；网络端，众芯微、妙芯微等企业在网络协议芯片和IP方面布局，通过高效网络互联技术缩短信号传输时间；设备和材料端，魅杰半导体在前沿工艺检测，恩纳基在先进封装设备、雅克科技在电子化学品材料等领域都有非常好的积累。

“我们的支撑能力非常强。”周德金评价道。但他同时指出，无锡在算力芯片和存储芯片领域仍存短板——目前国内已上市的GPU相关企业，如寒武纪、摩尔线程、沐曦、燧原、天数智芯等，均不在无锡；存储方面，长鑫存储与长江存储分别布局合肥与武汉，投入规模巨大，无锡若在这两个方向上寻求突破，需要更长周期的积累，以及提前数年的布局。

不过，周德金也指出一条差异化路径：目前全国上市的高端网络通信芯片公司非常少，盛科网络是其中典型代表，目前的竞争格局尚未固化。而无锡在此领域的布局已具备先发条件。

“总的来说，韬定律并不是中国或华为特有的定律，而是‘放之四海而皆准’的AI相关芯片的研发原则。”周德金特别纠正了一个常见的认知误区，英伟达通过先进工艺沿着摩尔定律路线实现韬定律；AMD、英特尔、博通等企业则通过网络大规模组网技术缩短信号传输时间，同样是韬定律的实践者。区别只在于路径选择：拥有先进制程的企业优先用制程实现，制程暂时受限的企业则通过逻辑电路优化、先进封装以及高效网络互联走另一条路。

在周德金看来，摩尔定律的推进并非没有边界——“原子就在零点几纳米”。随着制程逐步逼近物理极限，逻辑折叠、先进封装与网络互联技术有望成为行业共同的突围方向，而中国在此领域的前瞻布局，或将在未来的产业格局中占据更有利的位置。