同一个 MCU 项目，换了 Claude Fable 5 后差距出来了|mcu|大模型|实验|黑盒

2个月前，我们用一组 AI Agent skill 跑通了一颗的流程。那次实验回答的是一个基础问题：AI Agent 能不能把芯片设计里的规格、RTL、验证、综合、物理实现、签核和报告交付串成一条可执行链路。

这一次，Claude Fable 5 出来之后，我们复现了同类流程：还是 Cortex-M3 MCU，还是 Spec→GDS。关注点从“能不能跑通”转到更具体的问题：模型能力升级后，验证深度、流程闭环和签核推进有没有实质变化。

结论很直接：上一次主要证明功能链路可以被串起来；这一次，Claude Fable 5 把更多环节推进到了可执行、可验证、可追踪的状态。

从“流程跑通”到“性能跑实”

本次项目仍然围绕 Cortex-M3 MCU，目标是从 spec 到 GDS 的全流程。项目顶层是cortex_m3_mcu_top，CPU 核是 ARM CM3 DesignStart r0p0 的cortexm3ds_logic，工艺选用 TSMC 28nm HPC+，目标是 100MHz、0.9V、功耗小于 20mW、Die 1500×1500µm。

这次用到的工具链覆盖仿真、静态检查、综合、形式等价、物理实现、寄生参数提取、时序签核和版图检查等关键环节。14 个 mcu-* skill 都实际执行过，并且每个阶段都有 dashboard 截图。

AI 辅助芯片设计最容易被看低，也最容易被夸大。生成一段 RTL 只是很小的一段，真实项目还要连续处理工具链、PDK 和库路径、spec 与端口一致性、testbench 驱动、覆盖率缺口、综合约束、PnR 收敛，以及签核失败的归因。

上一轮，我们看到了流程串联；这一轮，我们看模型在复杂环节里的推进能力。

项目总览

对比必须公平：上次更宽，这次更深

先放一个前提：上一代实验不能简单判成“差”。

上一代_dev项目在规划广度上并不弱。它规划了 7 个外设，包括 GPIO、UART、Timer、SPI、I2C、WDT 和 CRG，也规划了 18 条测试计划。单看设计范围，它甚至比这次更宽。

芯片项目最终要看实际产物和验证证据。

我们把两次实验的实际产物和日志放在一起看，差异集中在“实际验证到什么程度”。

上一代实验的动态验证，基本停在复位后的静态观察：只有 4 个复位后引脚静态观察，仿真总时长 1.255µs，CPU 从未取指，总线上没有任何事务。计划里的 18 条测试，实际实现为 0 条。没有sw/目录，没有测试程序，没有覆盖率报告，tb/sva/也是空目录。

说得直白一点，上一次更像是把项目框架搭了出来，但 CPU 并没有真正跑起来。

本次 Claude Fable 5 项目则是另一种形态：外设范围收敛到 GPIO、UART、Timer 和 SYS_CTRL 四个模块，但验证、覆盖率、断言、综合、PnR、签核推进得更深。

两次实验真正拉开的距离，集中在真实行为验证上。

结论对比：上次搭骨架，这次往下压实

先看这张 11 项能力对比图。两次实验的侧重点很清楚：上次偏规划广度和流程骨架，这次偏工程深度和验证闭环。

再看事实。

第一，设计范围上，上一次_dev项目其实更宽。它规划了 GPIO、UART、Timer、SPI、I2C、WDT、CRG 7 个外设，也有 18 条测试计划。本次项目收敛到 GPIO、UART、Timer、SYS_CTRL 4 个外设，范围更窄，但更利于把验证和后端做深。

第二，验证深度上，上次主要是复位后 4 个引脚静态观察，仿真总时长 1.255µs，CPU 没有真实取指，总线上也没有事务。本次则是 13 个 CPU 程序驱动端到端测试全部通过，覆盖取指、总线仲裁、外设读写、中断入口、HardFault、UART 位级收发等路径。

第三，测试计划落实上，上次有 18 条计划，但实际没有形成sw/测试程序和对应激励；本次 13 条计划落成 13 条可执行测试，并且全部通过。差距出在从计划到执行的闭环能力。

第四，激励和自检机制上，上次更偏手工静态观察；本次在没有 ARM 交叉工具链的情况下，自研 Thumb-2 迷你汇编器，再配合 GPIO 结果协议、UART 位级校验器和看门狗，把验证变成自动 PASS/FAIL。

第五，覆盖率和 SVA 上，上次没有覆盖率报告，tb/sva/为空目录；本次做了两轮覆盖率闭环，用户逻辑行覆盖率达到 93–100%，并用 12 条 SVA 和 3 个 cover 证伪假设、反推新增测试。

第六，静态检查和失败处理上，上次没有形成完整的 lint / CDC 产物；本次 lint 0 fatal，CDC 用户逻辑 0 违例，还记录了两次结构化 triage：一次是后门加载路径静默失败，一次是 ECO filler 阻塞优化，最后都收敛了。

第七，后端和签核上，上次已经有综合和后续实现的探索价值，但 CPU 核实现仍以黑盒桩为主，提参、STA、签核功耗和 LVS 没有形成完整结论；本次推进到全核综合、9220/9220 等价点全部通过、PnR 收敛、SPEF 双 corner 产出、签核 setup +1.489ns、功耗 14.93mW、GDS 105MB。

这不是前后割裂的胜负关系。两次实验本来就是同一条路线上的迭代。

上一次实验的价值在于项目规划、流程拆解和初步实现，Cortex-M3 MCU 项目的骨架已经搭起来；这一次继续往前走，用 Claude Fable 5 把更多环节推进到可执行、可验证、可追踪的状态。

这次模型升级最有说服力的地方，是把上一次留下的“流程骨架”往下压实：测试从计划表走到真实执行，实现产物继续走向签核证据，coverage、SVA、triage、PnR、sign-off 串成了行动链。

最大变化：CPU 真的跑起来了

芯片验证里有些结果看起来朴素，但分量很重。

比如 CPU 真的取指、真的跑程序、真的访问总线、真的触发中断和异常。这些动作一旦没有发生，后面很多“验证通过”都只是表面平静。

本次项目最值得关注的变化，就在这里。

由于主机环境没有 ARM 交叉工具链，Claude Fable 5 没有停在“缺工具所以无法验证”。它在 TB 开发阶段自研了一个 Thumb-2 迷你汇编器，支持 MOVW、MOVT、LDR literal、分支、标签解析和向量表生成。这个动作的意义很大：它把测试从“人工看几个复位信号”推进到了“CPU 程序驱动的端到端自检”。

最终结果是 13/13 个 CPU 程序驱动测试全部通过。测试覆盖中断、HardFault、UART 双向收发、FIFO 边界、时钟门控功能、DCode literal-pool 等路径。

CPU 程序驱动测试通过

这一步把验证激励的生成方式变了：从手写几行 hex、人工看波形，变成可编程、可扩展、可自动判定 PASS/FAIL 的测试体系。TB 侧还有 GPIO 结果协议、UART 位级串行检查器和看门狗。验证不再依赖工程师盯着波形猜结果，自动自检机制开始接管结果判断。

AI Agent 在验证场景里的价值，也在这种地方显出来：工具缺失、路径失败、覆盖不足时，它还能继续往下推。

覆盖率闭环，比覆盖率数字更重要

本次有一个数字很关键：用户逻辑行覆盖率达到 93–100%。这个百分比的来源更值得看。

项目先做 Round1 覆盖率基线，然后把缺口分成 missing_stimulus、unreachable、black_box 几类，再补了 4 个测试：GPIO 边沿中断、Timer 自动重载、UART FIFO 满、SYS_CTRL 时钟门控功能验证。Round2 复测后，12 个测试全部通过，其中sys_ctrl模块覆盖率提升最高，增加 23.9 分。

回归与覆盖率闭环

这是一条很典型的验证闭环：先跑，再看缺口；不是所有缺口都补测试，有些要判断是不是不可达，有些要判断是不是黑盒稀释；能补的补，不能补的文档化，最后再复测。

很多 AI 生成验证内容的问题，恰恰卡在这里。它能生成测试用例，但不一定知道覆盖率缺口是激励不足、设计不可达、黑盒影响，还是统计口径问题。Claude Fable 5 这次没有把覆盖率当成静态指标，而是把覆盖率当成下一轮行动的输入。

这比“覆盖率多少”更接近真实项目。

SVA 的价值，藏在 cover 结果里

另一个容易被低估的点是 SVA。

本次项目生成并执行了 12 条断言和 3 个 cover，结果是 0 失败。更有价值的是后面的闭环。

SVA cover 证伪了一个假设：在 MOVW/MOVT 风格程序下，DCode 总线自然活动为 0。这个发现反过来驱动汇编器新增 LDR literal 指令，并新增test_dcode测试，最终打通 M1 仲裁真实覆盖，记录到 8 次命中。

SVA cover 证伪假设

断言和 cover 没有停在报告层面，它们改变了测试激励。

验证工程里，好的 SVA 不是装饰。它能暴露你以为发生、但实际上没发生的行为。对 AI Agent 来说，这个闭环尤其重要：模型可能会根据常识假设某条路径“应该会被跑到”，但 cover 能把这种假设拉回证据层面。

这很接近工程现场：结果和假设不一致，就修改测试策略。

从 RTL 到 sign-off：流程走得更远

验证已经能说明问题，后端和签核阶段的变化更完整。

RTL 阶段，本次项目产出 13 个模块，其中 9 个全新编写，3 个基础设施模块评审后复用，黑盒核原样复用。评审阶段还拦截了 3 个设计问题：APB 单拍 PENABLE 在 50MHz 外设下的相位隐患、SRAM bank 数修正、仲裁优先级与实现对齐。

综合阶段，在开启时钟门控优化后 WNS +3.97ns，0 违例，362+ ICG 推断成功。形式等价验证中，9220/9220 个比较点全部等价，0 失败。

PnR 阶段，项目完成了 MMMC、floorplan、24 个 SRAM 宏成排摆放、M8/M9 电源网络、place、CTS、route 和 3 轮 postRoute 优化。hold 从 -0.52ns 收敛到 0.000ns，setup 到 +2.616ns。

签核阶段也没有用一句“sign-off 通过”带过。提参阶段遇到工具兼容性问题后，按 skill 预案切换到备选提参路径，产出 cworst 和 cbest 两份 SPEF，各 74MB。STA 阶段同样遇到环境兼容性问题，随后转用可落地的 OCV 口径完成检查，setup +1.489ns。功耗结果为 14.93mW，小于 20mW 目标。

这些细节有点硬，但能看出流程推进的深度。失败没有被绕过，而是被记录、归因、切换备选路径，然后继续推进。

不能包装成“已经可流片”

本次项目不是一个可以直接宣布 tapeout-ready 的结果。

这里仍然有开放项。DRC 仍有 197 类开放问题，根因被归为缺 dummy fill 和 sroute 全层 crossover / PG 冲突，修复方案已经定义，但还没有关闭。LVS 也仍然阻塞，原因是 deck 需要LVS_install.pl，标准单元库缺正式 CDL，当前只是 v2lvs 转换通过，尚未进入正式比对状态。

签核边界与开放项

hold 也不是完全清零。签核口径下还有 -0.002ns / 19 条，在 0.15ns 时钟不确定度预算内被接受。覆盖率也需要说明口径：用户逻辑行覆盖率是 93–100%，但总分被 CM3 黑盒稀释到 60.4%，排除项还需要审批。

这些边界不削弱这次实验，反而让它更可信。

工程项目不怕暴露问题，怕的是问题被包装掉。AI Agent 要进入真实芯片研发，就必须承认阻塞、部分完成、waiver、备选路径、已知工具问题、外部依赖这些不那么好看的状态。真实项目里每天都是这些东西。

强模型只是起点，体系才是落地

这次实验很容易被压缩成一句话：Claude Fable 5 很强。

这个判断没错，但还不够。

单个模型变强，确实会带来明显变化。它能更好地读懂日志，更稳地拆解任务，更敢于在工具缺失时构造替代方案，也更容易把 coverage、SVA、triage 和 sign-off 这些环节串起来。

芯片企业落地 AI+EDA，光多买一个聊天入口不够。

研发现场更关心模型能不能进入受控环境，能不能访问企业知识，能不能调用工具链，能不能留下过程记录，能不能被权限约束，能不能把一次成功经验沉淀成团队可复用的流程资产。

模型能力像发动机，企业需要的是整车。

对芯片公司尤其如此。spec、RTL、验证计划、coverage 报告、工具日志、PDK 路径、内部脚本和 sign-off 记录，都是高敏感研发资产。强模型如果只是停留在外部对话框里，就很难真正进入流程；如果没有权限审计和过程留痕，团队也很难放心把它接到真实工具链上。

如果企业团队正在评估 Claude Fable 5，或者希望在研发体系里使用其他海外先进模型，也可以和我们交流。我们可以提供稳定、安全、可治理的接入渠道，并围绕模型代理、权限边界、审计留痕和隔离式部署，帮助团队把模型能力接进真实研发流程。

中科麒芯正在沿这个方向推进：一边通过大模型 API 代理服务接入海外先进模型能力，一边用智语芯行业大模型、IC 智能知识库、FlowBuilder 和 IC Agent Hub，把模型、知识、流程和 Agent 资产治理放进同一条 IC 研发链路里。对企业来说，有价值的是让模型能力可用、可控、可追溯。

本次实验逼近了一种新的工作方式：强模型负责推理和执行，Agent skill 负责把经验固化为可复用动作，流程平台负责连接工具链和项目状态，治理体系负责控制边界和记录过程。

上一次 Cortex-M3 MCU 项目，我们验证了 AI Agent 可以把 Spec→GDS 流程串起来。

这一次 Claude Fable 5 复跑，我们继续验证模型升级能不能把验证深度和工程闭环往前推。

从结果看，答案是能。

13/13 个 CPU 程序驱动测试、两轮覆盖率闭环、12 条 SVA 和 3 个 cover、9220/9220 个等价点、签核 setup +1.489ns、功耗 14.93mW、GDS 105MB，这些数字放在一起，已经超出了“AI 写几段 RTL”的层级。

数字背后的方法变化更重要：失败被 triage，假设被 cover 证伪，覆盖率缺口被分类，工具问题有备选路径，开放项被如实记录。

芯片行业最终不会因为某个模型很会聊天就改变。它会因为模型能力进入工程流程、组织知识和交付体系而改变。

上次，我们把功能跑通了。

这次，性能开始跑实了。

下一步，要把这种单次实验变成企业可以复用、可以审计、可以持续迭代的 AI+EDA 能力体系。

作者：麒芯

参考资料：两次 Cortex-M3 MCU 实验产物与验证记录。本文为技术分析，不构成流片结论或工具选型承诺。