图：AI生成，非真实
英特尔 XBM 专利舍弃 HBM 硅中介层：后段晶体管 DRAM 搭配 UCIe，打造高性价比 AI 内存
英特尔一份名为跨批次内存（XBM）的全新高带宽内存架构专利已于 2026 年 7 月 2 日公开，旨在解决当前依赖中介层的 HBM 方案存在的封装与良率瓶颈。核心创新点：将 DRAM 晶体管集成至芯片后道制程（BEOL）层，彻底取消成本高昂的硅中介层；同时采用速率 32 吉传输 / 秒的通用芯粒高速互联（UCIe）串行链路，替代 HBM 的超宽并行物理层（PHY）。英特尔该架构内存裸片最高可堆叠 16 层，单颗裸片容量约 1.5GB；基底裸片搭载内置自修复（BISR）电路与冗余备用通道，提升高层堆叠结构的量产良率。
英特尔 XBM 是专利阶段高带宽内存架构，区别于传统 HBM，它将 DRAM 单元置于后道制程，取消硅中介层，改用串行 UCIe 互联并内置缺陷修复。该方案能降本、简化封装、提升良率，适配 AI 与高性能计算，但暂无量产产品与公开落地路线，仅为英特尔存储技术研发构想。
一、基础信息类
Q1：英特尔最新曝光的新型内存技术叫什么？专利何时提交？
A：技术名为XBM，全称有两种表述，Cross-Batch Memory跨批次内存、eXtended Bandwidth Memory扩展带宽内存；专利最早2024年12月26日提交，2026年7月8日公开相关信息，商业化落地预计2030年之后。
Q2：英特尔研发XBM的核心目标是什么？
A：1. 对标、未来替代HBM4，解决当下HBM缺货、高价、高功耗痛点；
2. 取消昂贵硅中介层，降低AI芯片先进封装成本；
3. 缓解AI算力芯片“内存墙”性能瓶颈，提升内存带宽与集成密度；
4. 封装尺寸和HBM4持平，同时扩容性、量产良率优于传统HBM。
Q3：英特尔除XBM外，还有另一套HBM替代方案是什么？两者有什么区别？
A：另一款是ZAM（Z-Angle Memory，Z轴角度内存）。
1. 研发主体：XBM为英特尔独立自研专利；ZAM是英特尔联合软银旗下SAIMEMORY共同开发；
2. 核心技术路线：XBM革新DRAM存储单元制程+UCIe串行互联+新型封装；ZAM主打熔融键合堆叠工艺；
3. 规格参数：ZAM堆叠9层传统DRAM，层间硅片仅3微米，带宽密度为HBM4两倍；
4. 落地时间：ZAM2026年研讨会亮相，2029年商用；XBM预计2030年后商用；
5. 定位：两套差异化方案并行布局，覆盖不同算力市场需求。
二、核心技术架构类
Q4：传统HBM存在哪些固有短板？
A：1. 依赖硅中介层，千比特级超宽并行总线布线复杂，封装成本极高；
2. 1024bit超大并行位宽带来封装难度大、扩容成本持续走高；
3. AI算力迭代速度远快于内存读写速度，形成严重“内存墙”，限制芯片整体性能；
4. 传统MoP封装厚度增加300~350微米，需额外加固板抑制芯片翘曲，体积与成本进一步上升。
Q5：XBM架构第一大革新：DRAM存储单元做了什么改动？
A：传统DRAM存储单元制作于前段制程FEOL底层硅基底；XBM将1T1C单晶体管单电容存储单元转移至后段制程BEOL，布置在晶体管上层金属、通孔区域，搭配薄膜晶体管工艺。
优势：提升芯片面积利用率，可容纳更多TSV硅通孔，拉高内存集成密度、带宽上限，契合英特尔“内存叠放逻辑电路”技术路线。
Q6：XBM第二大革新：互联接口和传统HBM有何不同？
A：1. HBM：采用1024bit超宽并行PHY物理层，依赖硅中介层布线；
2. XBM：舍弃宽并行架构，改用32GT/s速率UCIe通用芯粒串行互联总线；
3. 数据传输逻辑：内存裸片串行输出数据至UCIe，基底裸片统一完成串并转换，再转发至计算裸片；
4. 优势：原生适配芯粒设计，省去硅中介层，封装流程简化、综合成本更低；
5. 短板：32GT/s已是当前UCIe标准速率上限，无额外性能冗余。
Q7：XBM内存裸片基础规格参数是多少？
A：1. 单颗裸片容量约1.5GB，整体容量区间0.5GB~5GB；
2. 存储单元阵列：768个数据块，32行×24列排布；
3. 通道架构：8个主通道，每个主通道下设8条子通道；
4. 堆叠层数：基础8层，最高可扩展至16层；
5. 工作主频2GHz，依靠子通道、堆叠层数调控传输规模；
6. 层间互联：TSV硅通孔沟槽通道+双面高带宽互联HBI。
Q8：XBM如何解决堆叠良率低的问题？
A：基底裸片集成全套硬件修复系统：
1. 专用备用传输通道；
2. BISR内置自修复电路、解码、调试逻辑；
3. 4条冗余子通道存储阵列；
可自动替补上层内存裸片故障单元，大幅提升高层数堆叠量产良率。
三、封装工艺相关问答
Q9：XBM配套的MoP封装+反向悬伸结构有什么优势？
A：1. 缩减Z轴厚度：传统MoP加厚300~350微米，新结构大幅降低堆叠总高度；
2. 省料降本：取消抑制芯片翘曲变形的加固板；
3. 供电简化：电压调节器可直接为DRAM供电，省去中转电路；
4. 整体封装尺寸与HBM4保持一致，但体积更小、封装成本更低。
Q10：XBM整套硬件由哪些部件组成？
A：封装基板、可选基底裸片、多层堆叠存储裸片阵列，SoC模组两侧排布内存堆叠结构。
四、行业背景与风险问答
Q11：当前行业为何集中研发HBM替代内存方案？
A：1. AI大模型算力爆发，HBM持续缺货、售价高昂、功耗偏高；
2. HBM硅中介层+超宽并行架构带来封装成本、扩容成本双高；
3. AI芯片算力增速远超内存带宽提升速度，“内存墙”成为性能核心瓶颈；
4. 行业不再只优化计算芯片逻辑，转向内存堆叠、互联接口技术突破。
Q12：英特尔过往有哪些DRAM研发项目？为何没能量产？
A：此前推出混合内存立方体HMC、多通道DRAM MCDRAM，均受多重技术壁垒制约，未能规模化商用；XBM是英特尔调整DRAM研发路线后推出的新一代方案。
Q13：XBM技术目前存在哪些不确定性与风险？
A：1. 仅为18个月前提交的专利构想，暂无实体产品、明确量产路线图；
2. UCIe接口速率触达标准上限，无性能升级冗余；
3. BEOL后段薄膜晶体管DRAM缺少大规模量产验证；
4. 需同步对比HBM4E、自研ZAM的成本、性能、落地周期，才能验证商业化价值。
五、行业通用补充
Q14：UCIe是什么？在XBM中起到什么作用？
A：UCIe是通用芯粒互联行业标准，XBM采用32GT/s串行UCIe链路作为内存与计算芯片的数据通道，替代传统HBM并行总线，实现去中介层、芯粒模块化设计。
Q15：TSV硅通孔在XBM里的作用？
A：作为多层内存裸片之间垂直互联通道，搭配双面高带宽互联HBI，实现堆叠层之间高速数据互通，后段存储工艺可容纳更多TSV，进一步拉高带宽密度。
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