台积电的CoPoS（Chip-on-Panel-on-Substrate，芯片-面板-基板）和英特尔的EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥）解决的是同一战略性问题：整合日益庞大、异构化的小芯片系统。然而，它们攻克的物理瓶颈各不相同。CoPoS是一个新兴的面板级封装平台，旨在突破圆形晶圆的限制，扩展中介层规模和制造效率。EMIB则是经过量产验证的局部硅桥架构，无需使用全尺寸硅中介层。台积电已确认CoPoS正在开发中，但公开的详细规格仍然有限。
在CoPoS方案中，重布线结构和芯片集成工艺在大型矩形面板上完成，而非圆形硅晶圆。矩形格式可以提高面积利用率，因为封装的平铺效率更高，减少了无用的边缘面积。更重要的是，面板尺寸可以支持超出晶圆和光刻掩膜版实际限制的封装面积。这使得CoPoS对未来需要整合多个计算芯片、I/O芯片和大量高带宽内存（HBM）堆栈的AI加速器极具吸引力。不过，其互连节距、合格材料、良率、可靠性数据和量产时间表在公开程度上远不及台积电成熟的CoWoS平台。
EMIB采用嵌入在有机封装基板中的小型硅桥芯片。精细节距微凸点将相邻小芯片连接到每座桥内的高密度布线，而常规基板布线则负责其他位置的较低密度信号和电源传输。由于硅材料仅放置在需要高密度芯片间通信的位置，EMIB避免了整体硅中介层带来的面积、成本和通孔布线负担。英特尔将EMIB定位用于逻辑芯片到逻辑芯片以及逻辑芯片到HBM的连接，并表示该技术自2017年起已支持量产。
两者的核心架构差异在于全局集成与局部集成。CoPoS最好被理解为一种制造和扩展框架，用于在面板上构建超大中介层或重布线层组件。它可以提供众多芯片和内存堆栈之间的广泛布线连接，类似于晶圆级2.5D集成的大尺寸演进。EMIB则在不同芯片之间创建点到点的沿岸连接。这种模块化设计让设计师可以部署多座桥，每座桥拥有特定链路的布线，同时将大部分有机基板保留给常规电源和外部I/O分配。
这些选择带来了不同的电气权衡。CoPoS的宽幅重布线结构可以简化复杂的多芯片拓扑并支持大规模扇出，但长距离全局布线可能引入电阻、电容、延迟和信号完整性方面的挑战。大矩形面积上的面板翘曲、光刻均匀性、对准精度和细线良率也是核心工艺风险。EMIB最大限度地缩短了高密度硅布线长度，且不会迫使无关的电源或信号通过完整中介层。然而，其局部几何结构要求精确的芯片放置、桥对准、引出布线和芯片边缘带宽规划。非相邻芯片之间的通信可能需要额外的桥或封装层级的跳转。
在热管理方面，两种技术都无法消除紧密堆叠AI芯片和HBM的散热难题。CoPoS可以实现超大尺寸组件，但会因此增加总封装功耗、机械应力和散热复杂性。EMIB由于不使用完整硅中介层，可以减少部分结构和布线限制，但高功耗小芯片仍然需要先进的散热片、基板工程和电源传输方案。英特尔的EMIB-M集成了金属-绝缘体-金属电容器（MIM电容），而EMIB-T则增加了硅通孔（TSV）以增强电源传输并支持面向HBM的配置。
生态系统兼容性也有所不同：CoPoS将主要惠及已经使用台积电3DFabric设计流程、代工节点和HBM组装生态系统的客户，而EMIB可以集成来自英特尔或外部代工厂的芯片，并可与Foveros堆叠技术结合以创建更复杂的3.5D系统。
在制造成熟度方面，EMIB目前具有明显优势。其产品历史提供了经过验证的组装流程、可靠性经验和成熟的设计方法论。CoPoS提供了潜在的更大封装级经济性和几何自由度，但面板级半导体封装必须在叠加精度、洁净度、缺陷控制和良率方面达到晶圆级水平，才能在广泛领域形成竞争力。
总结：CoPoS和EMIB并非直接替代关系。CoPoS瞄准的是集成“画布”的扩展，EMIB优化的则是高密度连接在物理上所必需的位置。对于需要成熟、灵活的局部互连的近期异构产品，EMIB风险更低。对于受限于晶圆格式面积和吞吐量的未来超大型AI系统，CoPoS可以提供更具扩展性的平台——前提是台积电能将面板级规模转化为可接受的互连密度、翘曲控制、可靠性和成本。
AI重构EDA 技术大会（8月18日 上海） 欢迎报名参会
热门跟贴