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台积电的光子学战略核心在于将光输入输出与先进逻辑电路集成，而非将传统的光收发器作为独立产品销售。该公司正在开发一种名为TSMC-COUPE（紧凑型通用光子引擎）的硅光子代工平台和封装架构，主要面向人工智能和高性能计算互连领域。
硅光子芯片利用半导体制造技术实现了光波导、调制器、光电探测器和光纤耦合结构。然而，它仍然需要电子电路来实现调制驱动、接收器放大、时钟和控制等功能。在许多光模块中，电子集成电路和光子集成电路是独立的芯片，通过横向连接或封装布线连接。这些连接会增加寄生电阻、电容和电感，从而增加功耗并限制信号传输速度。
COUPE 芯片采用台积电的 SoIC芯片封装技术，将电子芯片垂直堆叠在光子芯片上，从而解决了这一接口问题。高间距、高密度的连接缩短了驱动电路或接收电路与光器件之间的电气路径。台积电表示，该结构支持光栅耦合器和边缘光纤耦合器，同时避免了谐振腔和机械强度较弱的结构。这样，光引擎就可以与主机 ASIC 集成到更大的封装中。
台积电采取了分阶段的商业化计划。第一阶段的目标是小型可插拔光器件，为工艺认证、器件特性分析、组装和可靠性测试提供风险较低的环境。下一步是真正的共封装光器件（CPO），即将光引擎从电路板集成到交换机或计算封装中。台积电宣布，基于基板的共封装光器件解决方案将于2026年投产。
该公司报告称，封装内 COUPE 的能效是板级可插拔实现方案的两倍，延迟仅为十分之一。其平台包含一个 200 Gbps 的微环调制器，这是一种紧凑型谐振器件，可将电信号转换为光信号。台积电 2025 年报告还指出，该公司已与多家客户实现了 200 Gbps 的运行速度，并正在开发 CPO 技术，以将数据中心数据传输能耗降低 50% 以上。
光子技术正与台积电的3DFabric产品组合紧密结合。SoIC实现了垂直芯片级集成；CoWoS技术可以将光引擎、交换机或加速器ASIC、芯片组和高带宽存储器集成在中介层和基板上。这具有重要的战略意义，因为光链路的优化无法独立于SerDes电路、封装布线、电源供应、散热、光纤连接和测试等因素。台积电可以利用已为大型AI封装开发的制造基础设施，协同设计这些接口。
其直接应用是机架间的横向扩展网络，以及加速器间潜在的纵向扩展连接。随着数据速率和传输距离的增加，驱动电通道变得越来越困难：插入损耗增大，均衡变得更加复杂，重定时器也会消耗更多功率。将电光转换器靠近专用集成电路 (ASIC) 可以缩短高速铜缆通道的长度。这样，光纤就能以更低的损耗远距离传输带宽。
仍然存在诸多挑战。微环调制器结构紧凑、效率高，但对制造工艺偏差和温度非常敏感，需要精确控制波长。外部激光器必须提供稳定的光功率，且不能在封装内部造成热问题或可靠性问题。光纤连接需要微米级的对准精度，而当昂贵的逻辑电路和光子电路集成在一起时，已知良品芯片筛选、光学测试、可修复性和良率都会变得难以保证。CPO（芯片级光子器件）也改变了现场服务：故障的光引擎无法像可插拔收发器那样轻松更换。
台积电正在独立开展更具雄心的光子计算研究。该公司已公布了一种晶圆集成数字光计算系统，该系统采用多层光子扇出和堆叠式电子-光子芯片，在8位、512×512的演示中，每次乘加运算的能耗低于0.08皮焦耳。这项工作尚处于探索阶段，而COUPE才是近期商业化的重点。
总而言之， 台积电将光子技术视为系统集成问题。其竞争优势并非单一的调制器或波导，而是将成熟的光子工艺、电子控制硅、三维键合、中介层、先进封装和大规模生产整合到一个可供客户使用的平台中。这种定位使得无晶圆厂芯片公司无需自建光子工厂或构建分散的供应链即可采用光连接技术。如果产能能够扩大，台积电可以将光I/O打造成为尖端芯片设计和封装的标准化延伸。
（来源：编译自semiwiki ）
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