完成过亿融资，复旦博士要为不同端侧场景定制专属推理芯片丨对话淬思科技潘鸿洋|nvidia|risc|复旦博士|淬思科技|潘鸿洋|融资|高带宽内存

物理 AI 和端侧推理，是潘鸿洋创办 Trace Intelligence（淬思科技）之初思考最多的两个关键词。2025 年，还在读博士的潘鸿洋创办了 AI EDA 公司复芯智感，尝试把物理感知逻辑综合的研究转化为商业产品，缩短芯片设计的迭代周期。他开始意识到，AI 可能改变的不只是芯片设计的中后端环节，而是整个芯片的定义和设计方式。

他认为，一个领域的 AI 模型通常会经历三个阶段：第一阶段，模型架构尚未收敛，训练工程师还在探索最优结构；第二阶段，架构基本收敛，迭代主要发生在参数层面；第三阶段，模型能力成熟，大模型被蒸馏成小模型，重心转向低成本部署。

过去两年，AI 硬件的创业公司越来越多，穿戴设备、AIoT、安防都是典型场景。这也意味着，相当一部分 AI 模型已经走进第二和第三阶段。通用而灵活的 GPU、NPU 更适合第一阶段的模型；而对后两个阶段，潘鸿洋判断，真正的答案是以客户需求为中心、追求极致 PPA 的定制 AI 芯片。它能最大限度地释放端侧 AI 能力，帮助更多客户把 AI 应用真正落地，从而推动整个端侧推理市场向前走。

这便是 Trace Intelligence 的愿景。

围绕这一目标，Trace Intelligence 汇聚了一支兼具国际 AI 芯片研发经验与设计自动化能力的推理芯片团队。联合创始人兼 CTO 曾是 SambaNova 早期团队成员并担任首席工程师，其芯片设计与量产经验覆盖数据流架构、GPU 及端侧 NPU，同时具备软硬件开发能力。联合创始人、复旦大学教授朱可人曾在 Cerebras 和 NVIDIA Research 实习，在 AI 辅助芯片设计领域积累了研究与工程经验。围绕核心创始团队，公司进一步汇集了 SoC 设计、验证、后端实现、编译器及供应链等方向的人才，形成覆盖模型理解、芯片架构、软硬件协同与工程实现的专业分工，共同推进端侧专用推理芯片的研发与交付。

在设计方法上，Trace 建立了一套 AI-native 芯片设计流程，从客户需求出发，协同优化软件栈与硬件架构，并借助 AI 推进设计、验证和物理实现。这套方法旨在降低定制芯片的开发成本、缩短迭代周期，让芯片定制能够服务于需求广泛而分散的端侧推理市场。

目前，Trace 正处在从方法验证走向商业交付的阶段。团队此前完成过一颗 28 纳米 RISC-V 乱序核的学术流片，跑通了从规格到版图的完整设计流程；在商业端，公司正在与多家 AI 硬件和消费电子客户开展模型评估和联合产品定义，首个方向聚焦端侧语音识别。

融资方面，继数月前完成孵化轮融资后，Trace Intelligence 于近日完成新一轮亿元融资。本轮融资由某头部基金领投、云启资本跟投，老股东 Monolith 砺思资本和复旦科创继续跟注。完成本轮融资后，公司下一阶段最重要的任务，是与客户共同完成一颗 6 纳米专用推理芯片的定义，设计和流片。

围绕首颗商业芯片的推进计划，我们与 Trace Intelligence 创始人兼 CEO 潘鸿洋进行了一次对话。

以下是 DeepTech 与潘鸿洋的完整对话。

为什么端侧 AI 推理需要定制芯片？

DeepTech：为什么选择了端侧 AI 推理市场，这个市场不是很卷么？

潘鸿洋：端侧推理是个很庞大的市场。人们说到端侧 AI，通常最先想到手机、AI PC 和汽车。这些市场的出货量很大，也已经有比较成熟的芯片方案。但在这些市场之外，还有很多需求没有被很好满足，比如智能穿戴设备、安防、AIoT 和具身智能。这些产品运行的任务往往更加集中，对芯片的面积、功耗、成本、模型能力的需求也有着非常大的差异。因此，传统的 AI 推理芯片很难满足所有需求。

以智能穿戴设备为例，为什么大多数人还没有养成长期使用一两款智能穿戴产品的习惯？现实是，目前不少产品的使用体验还不够好。受面积和功耗限制，芯片往往不具备离线运行较大模型的能力，只能把任务提交到云端处理。云端往返会带来延迟，也会受网络状况影响，消费者因此很难愿意为额外的 AI 能力付费。尤其在实时语音处理、实时翻译等场景中，本地离线处理非常重要。

Trace 的答案是，围绕客户的模型和场景，做高度定制、极致简约的芯片架构，把 PPA 做到接近物理极限。

DeepTech：为客户定制芯片这个思路本身并不新，为什么过去没有成为主流？

潘鸿洋：我认为有几个原因。

第一，愿不愿意放弃灵活性，取决于模型走到了哪个阶段。前面说的三个阶段，本质上是一个逐步放弃灵活性、换取更高 PPA 和性价比的过程。架构还在剧烈变化时，客户需要的是足够灵活的芯片；只有当架构收敛、迭代主要发生在参数层面，甚至模型被蒸馏得足够小之后，定制才真正划算。而最近两年，才有足够多的场景走到后两个阶段。

第二，主流端侧市场的结构，天然鼓励通用方案。今天出货量最大的端侧场景，如 AI PC、手机，本身就是多功能的中枢设备，需要芯片具备较高的灵活性；同时它们对芯片的需求量极大，芯片公司只要切进其中一个市场，就有机会拿到可观的营收。再加上芯片的设计和制造成本极高，传统芯片公司往往需要数百人的团队、两到三年的设计到量产周期，所以理性的选择自然是做一款尽可能覆盖更多客户的产品，而不是面向某一个或某一类客户做极致优化。

第三，芯片产业靠近下游，上游应用的冷热会直接传导到芯片市场。过去几年，云端是利润相对更高的领域，OpenAI、Anthropic、Meta、Amazon、Microsoft 和 Google 等公司持续投入大量资本开支，定制化芯片的趋势也因此先在云端出现，Etched 和 Taalas 是比较典型的例子，Google 和 Meta 也都在自研更定制化的芯片。反过来，端侧推理的很多场景因为缺少合适的芯片方案，应用一直起不来；应用起不来，芯片厂商就更不愿意为这些场景专门开发芯片。Trace 要做的，就是打破这个循环。

Trace 的方法学：从客户需求到一颗芯片

DeepTech：你反复提到“为客户需求量身定义芯片”。落到工程上，这句话具体指什么？

潘鸿洋：不同场景、不同应用的客户对芯片的需求不一样，但普遍围绕几个方面：面积、功耗、性能、成本，以及最大可支持的模型规格。这几个维度之间并不正交，我们有一套成熟的方法学，可以根据客户在这些维度上的需求，找到一个最佳的芯片规格。

落到架构和设计层面，要解决的是带宽墙、功耗、散热、超低延迟和软件栈冗余等一系列问题。可用的思路有很多，比如定制化数据流架构、固化权重、硬化算子等。

这套方法学包含了各种建模工具和 Agentic EDA，能在极短时间内完成从架构定义到芯片设计的全流程，甚至并发处理多个客户的设计任务。它带来的直接结果是设计成本的大幅下降，一款芯片的定义和设计，传统方式通常需要 200 到 300 人、两年左右的时间，我们的目标是压缩到 50 人、3 到 6 个月。

DeepTech：你们目前接触的客户，通常是怎样的合作方式？

潘鸿洋：我们是一家以客户需求为中心的公司。接触的客户大致分两类：一类已经有明确的模型和产品需求，诉求也比较具体；另一类是在市面上找不到合适的芯片，希望我们在他们给出的 PPA 约束下，找到能够运行的最大规格的模型。

我们也会和客户协同开发算法、共同定义芯片。比如客户对低功耗有极致需求，就可以把常开的功能放在我们自研的超低功耗 NPU 上，其他不需要常开的功能放在别的计算单元里，不用时下电。总之，我们会和客户一起寻找最合适的解决方案。

DeepTech：芯片是一项成本很高的工程。定制又意味着每次都要重做，Trace 如何解决成本问题？

潘鸿洋：成本可以分成两部分：一是芯片设计阶段的开支，二是芯片制造阶段的开支。

设计阶段，在前端我们有一套完整工具，可以根据客户模型和 PPA 要求，自动分析并输出分配给每个硬化算子的算力、带宽和面积等指标，每个硬化算子的例化和验证也都能实现高度自动化；在后端，我们有一套覆盖设计规格到版图的 Agentic EDA 平台，可以压缩设计周期和人力成本。同时，我们不只希望压缩人力和周期，也希望提高并发处理项目的能力，随着流程成熟，同一套系统可以并行支撑多个客户的芯片设计。

制造阶段的一项主要固定开支是光掩膜（Photo Mask），它类似于印刷过程中的印刷版，芯片需求量越大，掩膜成本越容易被摊薄。Trace 的切入点是复用光掩膜。很多端侧模型的架构基本稳定，客户只是在同一个模型上继续训练，就可以提升模型能力并推出下一款产品。当模型架构不变、只有参数发生变化时，重新流片只需要修改 ROM 对应的那几层掩膜，这类迭代的设计周期可能只要两三周，掩膜成本有机会降到首次流片的十分之一，重新制造、回片和测试的时间也有机会压缩到两个月左右。如果改动的只是片外 DRAM 里的内容，直接 OTA 更新参数即可。只有架构级更新或者工艺节点迁移，才需要全掩膜重做。所以客户第二次在我们这里流片，成本会比第一次明显降低。

以上是芯片本身的成本，另一方面还要考虑芯片的使用成本。芯片上通常有一套复杂的软件层，包括编译器、算子、框架、固件和运行时。因为我们的方案固化了模型架构和部分参数，软件栈的复杂度会大幅下降，客户拿到的东西更接近开箱即用，也能减少在软件栈开发和维护上的额外投入。

作为 AI Native Design House，AI 扮演了什么角色？

DeepTech：你有提到公司是一家 AI-native Design House，你能展开介绍下 AI 在其中扮演了怎么样的角色吗？

潘鸿洋：这件事我们想了很多。我们的 CTO 曾在美国一家知名 AI 芯片独角兽公司工作两年，其间与 OpenAI Jalapeño 的两位核心成员共事。

我们的判断是，AI 芯片设计需要一套有别于传统芯片设计的方法学，核心是场景、软件和硬件必须协同设计。“软硬件协同设计”这个概念出现很久了，但在真实的设计流程里，软件和硬件仍然是相对解耦的两个环节。OpenAI 在设计 Jalapeño 时，真正打破了这层隔阂。它有两个反直觉的设计：PD（Prefill/Decode）不分离，以及用 L1 Cache 代替 Scratchpad。前者把真实业务运行中的波动提前考虑进了芯片设计，后者则把原本属于软件优化的问题搬进了硬件设计。依靠 AI、建模和内部工具，OpenAI 用九个月就做出了一款接近最优架构的芯片，一代产品就追上了 Vera Rubin。

Trace 同样有一套创新的方法学和 AI 工具。与 OpenAI 不同的是，我们走的是与客户需求绑定的极致专用路线，但本质上是相通的：架构定义阶段就要完全理解客户的需求和场景；而固化模型架构，意味着要把软件的难度引入硬件设计。所以我们同样需要一套从最顶层场景打通到底层硬件设计的方法学。

在这套方法学中，AI 扮演了很重要的角色。在与客户对接阶段，AI 结合自研建模，自动分析客户提供的模型和约束，反馈出最优的 PPA 方案；在设计规格到 RTL 阶段，AI 驱动的编译器自动生成 RTL，并产生相应的验证环境和测试用例，完成验证自检；在 RTL 到版图阶段，我们已经有一套相对成熟的 Agentic EDA 平台，极大缩短了设计周期。整套流程彻底打通了从用户需求到版图的各个环节，让工程师从每个环节的执行者，逐渐变成整颗芯片的目标、约束和边界制定者。不同设计节点之间的调用、执行、验证和反馈，尽可能由 AI 控制，人在流程中提供知识和判断。

我们也有明确的计划，把芯片设计过程中积累的经验、甚至与晶圆厂合作中获得的制造经验，继续沉淀进这套流程，推动从架构设计到后端乃至制造环节的协同。

当这套 AI 设计流程进一步成熟，它也可以支持我们并行处理多个客户的设计需求。我们的核心思路，是用 AI 提高整个芯片设计组织的生产效率。

DeepTech：具体到芯片工程，AI 最擅长什么？最不擅长什么？

潘鸿洋：我们对 AI 的使用一直保持开放但谨慎的态度。芯片设计需要很强的确定性，基本没有容错空间，因此首先要保证的是不出错。

现阶段，AI 更多用于替代繁琐、重复的工作，进行大规模设计空间探索以及结果收敛。关键节点仍然需要资深工程师验证，以确保质量。人在这个过程中主要扮演两个角色：一是约束制定者，帮助 AI 进行有针对性的探索；二是质检员，验收 AI 处理后的结果。

DeepTech：你们此前完成过一颗 28 纳米 RISC-V 芯片的真实流片。这颗芯片验证了哪些实际能力？目前进展到哪一步？

潘鸿洋：我们基于开源 RISC-V 生态，用大约四个月从设计规格打通到版图，再用两个月完成优化收敛，最终实现了一颗 28 纳米、主频 1 GHz 的 RISC-V 乱序核，在面积和性能跑分上取得了不错的结果。

它验证了两件更基础的事情：第一，团队确实走完过从规格、RTL、综合、物理实现、Signoff 到流片和回片测试的完整流程；第二，回片测试中暴露出的电压不稳定等设计缺陷说明，芯片设计中很多约束和判断无法只从论文、benchmark 或仿真中获得，必须通过真实硅片反馈才能积累。

这也让我们形成了一个明确认识：要做 AI-native 的芯片设计，顺序必须是先具备真实的流片能力，再把经验逐步编码进 Agent，而不是先有一套 Agent，再假设它自然就能做出芯片。

到现在，推理芯片的架构和 RTL 已经形成，系统可以反复做方案探索，我们计划在 2027 年初推进第一款芯片的投片。Agentic EDA 平台也有了很大的改进，我们把过去在 EDA 点工具、设计迭代和物理实现方面的积累整合进来，又在 2026 年加入了多 Agent 的调度和闭环。目前在 RISC-V 设计上，流程已经可以做到接近零人工干预。

Trace 的壁垒和优势

DeepTech：现在 Synopsys、Cadence 这样的 EDA 公司也在做自己的 Agent，传统 design house 有更多真实流片和量产经验，通用芯片厂商本身已经有很强的交付能力。把这三类玩家放在一起看，Trace 真正独有的是什么？

潘鸿洋：我认为 Trace 独有的，是一套结合客户需求与场景、打通软件和硬件的创新芯片设计方法学和设计全流程。前面提到，端侧市场高度碎片化，有些场景需要芯片面积和功耗的极致优化，有些需要支持更大更智能的模型。要打开这个庞大的市场，必须与客户有更深度的合作，一起定制更创新的芯片架构。

你提到的公司，可以分成三类来看。

第一类是 AI EDA 和通用模型公司。它们只是交付工具，不对接顶层客户，不直接交付具体芯片。

第二类是传统的 design service 公司。所谓传统，一是流程上的传统，即整条设计流程主要由人类工程师主导。二是经验更多来自传统架构的芯片设计。design service 公司更多只是围绕着 RTL，综合，PPA 优化服务。但 Trace 这种为客户高度定制化的芯片设计，需要覆盖客户需求，场景，以及大模型，算法。整体的设计思路和风险点与传统芯片完全不同，很多的难度和风险并没有消失，只是转移到了芯片设计阶段。比如，如果没有把大模型里的某一个计算硬化正确，芯片就是一块废片。传统 Design service 根本不考虑这些。

第三类是通用芯片设计公司，这类公司如我前面介绍，它们和我们瞄准的市场不同。

DeepTech：你们现在还没有首颗商用芯片回来。所谓 AI-native，会不会暂时只是一种组织设想？

潘鸿洋：首颗商用芯片还在研发阶段，但 AI 的使用已经渗透进我们芯片设计的各个环节。除了 Agentic EDA 平台，我们还有一套 AI 赋能的工具，覆盖模型分析、架构规格定义、RTL 生成和验证自动化。

其实 OpenAI 的 Jalapeño 已经证明了 AI-native 并不只是一种设想。不过 Jalapeño 是一款偏通用的 AI 推理芯片，它证明的是：AI 赋能的方法学和设计流程，可以让一家没有芯片设计基因的公司在很短时间内找到最佳的架构和设计，一代产品就追上英伟达为 Agent 场景专门开发的 Vera Rubin。而淬思在专用推理芯片领域要证明的是另一件事，在已知客户需求和场景的前提下，我们的方法学能不能高效地设计出一款对齐需求、把 PPA 做到极致的芯片。

我们相信，在 Trace 的商业模式下，随着与客户们接触和合作的深入，我们会形成一种合作成长的关系。对于客户，我们会更理解它们的需求，帮助它们提升产品竞争力。而且随着我们设计的芯片越来越多，经验也会反哺我们的 AI 设计流程，增强其鲁棒性和效率。

DeepTech：完成融资以后，下一阶段最重要的目标是什么？公司现在是否已经有明确客户，处在和客户一起设计芯片的阶段？

潘鸿洋：下一阶段最重要的目标，就是和客户一起定义，并交付一颗真实芯片。我们已经和多家 AI 硬件及消费电子客户进行了对接，目前主要处在模型评估和联合产品定义阶段，也和其中一些客户形成了比较明确的合作意向。

我们首颗商业芯片从定义开始就对应真实的客户需求，而不是先做一颗脱离具体场景的芯片再去寻找客户，接下来会结合客户的模型、产品形态、功耗和成本要求，共同确定首颗芯片的具体规格。

在流片路径上，我们先选一款客户认可的模型做 6 纳米制程的 MPW（多项目晶圆），之后再推进全掩膜流片和 Bring-up。这不是再做一个 benchmark，而是端到端完成淬思的第一颗商用芯片。

这件事的成本会很高，所以我们既要把设计和流片完整跑通，也需要补齐 SoC 量产、后端 Signoff、软硬件协同和量产导入等能力。融资之后，最大的投入会是流片和制造，其次是团队、EDA License、算力和供应链合作。

DeepTech：如果几年后再回过头看，哪些具体结果能够证明你们今天的技术路线和商业判断是成立的？

潘鸿洋：如果几年后再回过头看，我觉得最重要的，是验证我们今天对模型演进和计算形态之间关系的判断是否成立。

我们认为，一个模型进入具体应用，大致会经历三个阶段：第一阶段，架构仍频繁迭代，需要 GPU、NPU 这样的通用处理器；第二阶段，模型架构稳定，参数持续更新；第三阶段，模型能力成熟，通过蒸馏出更小的模型，实现低成本部署。

越往后，通用性的价值越低，对功耗、性能、面积和成本的要求越高，也就越适合专用芯片。

Trace 瞄准的就是第二和第三阶段。今天最先看到的是智能眼镜、耳机等穿戴设备，未来还会扩展到具身智能等场景。尤其机器人需要大量模型在本地完成实时感知、决策和控制，本地推理已经成为明确需求。

随着 AI 从模型创新走向产业落地，一部分计算一定会从通用走向围绕稳定模型和具体场景的极致定制。Trace 想做的，就是把这些收敛模型快速变成芯片。