“HBM之父”371页预言对答案：速度猜慢了，电费没算平|gpu|hbm之父|信号|内存|玻璃|速度|预言

15,360瓦。

这差不多是十几台家用空调同时开的功率。

在一份韩国大学实验室画出的路线图里，它是2035年一颗AI芯片模组要吃掉的电。其中超过三分之一，没有给GPU，而是给了它身边一种你很可能从没见过真面目的芯片——

HBM，高带宽内存。

你电脑里的内存条，是一颗颗内存芯片平铺在电路板上的；HBM是把十几层内存芯片像盖楼一样竖着叠起来，再贴在GPU旁边。

别小看这栋“楼”。英伟达每一颗数据中心GPU的性能上限，很大程度上由它决定；三星、SK海力士、美光三家的市值，今年都在这轮由AI点燃的内存短缺中越过或逼近了万亿美元。

画出这张路线图的人叫金正浩，韩国科学技术院（KAIST）教授，在韩国被称作“HBM之父”。2025年6月11日，他带着二十多名研究生开了一整天的线上工作坊，发布了一份371页的讲义：《HBM Roadmap Ver 1.7》。

据我们检索，这是第一份公开、完整地把HBM从HBM4推到HBM8、从2026年排到2038年的路线图。按它的推演，一颗HBM的带宽要从2 TB/s涨到64 TB/s，整整32倍；一个GPU模组的功耗，要从2.2千瓦涨到15.4千瓦。

发布当周，Tom’s Hardware、Wccftech和国内多家科技媒体都做了转载。可流传最广的两个数字——“HBM4单颗288GB”“HBM8单颗6TB”——其实读错了：它们是讲义第30页里整个GPU模组的总容量，不是单个HBM堆栈。

连最出圈的两个数字都被读错了，这份讲义值得有人从第1页读到第371页。

我们读完了，然后做了一件在中英文资料里都没找到先例的事：

拿这份预言，和15个月后的现实逐项对答案。

这15个月里，HBM4已经量产，下一代HBM4E已经送样；英伟达发布了NVHBM，亲自定义HBM最底下那颗芯片的接口；SanDisk用闪存叠成的HBF，流片了第一颗。

答案有点出乎意料：

速度，他猜慢了。产业跑在路线图前面约一代半。
架构，他猜快了。他设想的新结构，现实落后一到两代。
电费，没算平。路线图最底层的能耗账里，有一个数字已经低于今天DRAM阵列访问本身的能耗（本文估计）。

第三条最要命。后面你会看到，近存计算、以HBM为中心的计算、嵌入式冷却，在很大程度上都可以看作这笔账逼出来的（本文判断）。

读懂这三点，就读懂了未来十二年AI芯片的主线。

如果要下载这份371页的PPT，请关注公众号并回复“HBM”即可下载。

阅读指南｜全文约1.8万字、36张图，分四部分：对答案（一至四节）→ 五笔物理账（五至九节）→ 谁来拆墙（十至十五节）→ 钱与中国（十六至十八节）。建议收藏慢慢看。只有30秒，先看下面的速读卡；只关心钱，可以直接跳到第十六节。

30秒速读卡：十个判断

速度跑在预言前面约一代半。KAIST假设HBM4为2 TB/s，量产HBM4已达2.75–3.0 TB/s；HBM4E在2027年量产，比KAIST给HBM5定的4 TB/s早约两年。
架构落后于预言一到两代。KAIST以为HBM4就会把近存计算塞进base die；现实中客户定制要到2027年的HBM4E，而且先只定制接口和控制器。
最大的隐藏假设是能效。带宽涨32倍、功耗只许涨2.4倍，每比特能耗要在12年里降到1/13（按讲义p29口径）；而过去三代几乎原地踏步。
这笔账算不平，才有了后面的一切。近存计算、HBM为中心的计算、嵌入式冷却，在很大程度上可以看作这张功耗表逼出来的（本文判断）。
逼出3D的是几何与RC，不是散热。HBM8每毫米边长要引出约1,500根线，平面中介层布不下；换细线布得下，又跑不快。
高度墙在松动，混合键合在推迟。JEDEC已把高度放宽到775 µm，据报还在讨论900 µm以上；SK海力士已明确HBM4E不用混合键合。
base die正在变成“新北桥”。内存控制器放在谁的芯片上，谁就掌握内存的定义权。权力流向“谁设计base die”，而不是整体流向存储厂。
HBM越来越像缓存。带宽涨32倍、容量只涨5倍，封装里会长出一整套存储层级；HBF是吞吐机，不是延迟机。
钱的三个反常识。2026年一季度起，DDR5每片晶圆的收入超过HBM；HBM占DRAM营收的比例2026年反而下降（本文推算）；龙头SK海力士受早期低价长约拖累最大。
中国距前沿约3–5年，产能差一个数量级以上。但HBF新赛道的护城河在NAND阵列与晶圆键合，而晶圆键合恰是国产存储最早量产的能力之一。

第一部分

对答案

一、一份被读错的预言书，和它的三个破绽

先说清楚这份讲义是什么。

它由24个报告组成：前101页是金正浩本人90分钟的总论，其余23个是研究生报告。金正浩的实验室TeraLab长期做高速互连、电源完整性和封装设计，与韩国存储厂合作紧密。这决定了这份讲义的长处，也决定了它的立场，后面会反复看到。

路线图的骨架，是下面这张表：三年一代，HBM4（2026）、HBM5（2029）、HBM6（2032）、HBM7（2035）、HBM8（2038）。

图1｜KAIST的HBM4→HBM8路线总表。I/O从2,048扩到16,384，速率从8 Gbps升到32 Gbps，单栈带宽涨32倍；容量只涨约5倍，功耗从75 W升到180 W；键合从微凸点走向无凸点Cu-Cu直连，冷却从冷板走向浸没和嵌入式。注意右上角“Ver 1.2 / updated 250521”。（讲义p29）

再往上一层，是把这些HBM装进GPU模组的系统推演。从这张表开始，数字变得惊人：

图2｜KAIST推演的GPU-HBM模组。中介层从Rubin的2,194 mm²扩到2035年的9,245 mm²，HBM从8栈到32栈，模组功耗从2.2 kW升到15.4 kW。媒体流传的“单颗288GB/6TB”其实是这张表里的模组总容量。（讲义p30）

读这份讲义，要带着三个提醒。

破绽一：它是拼装的。总表右上角写着“Ver 1.2 / updated 250521”，与封面的Ver 1.7不一致。我们逐页核对，讲义内部至少有十几处数字对不上。举一个最显眼的：2035年的模组，32个HBM7×24 TB/s应为768 TB/s，表里写的是1,024 TB/s；总功耗15,360 W用的是HBM8的单栈180 W，若按表中标注的HBM7（160 W/栈）计，应为14,720 W——开头那个“15,360瓦”，可能多算了640瓦。

破绽二：它兼有专利展示的性质。总表里有一整行，标着“Additional Features (Patent)”。

破绽三：它有立场（本文判断）。“HBM为中心、GPU退出数据通路”的叙事，天然契合存储厂的战略诉求。技术预测和产业倡导，要分开读。

所以我们的读法是：

把它当成一张“物理可能性地图”和一份“问题清单”，而不是时间表。

它最有价值的地方，不是猜对了哪一年，而是把HBM未来十二年要撞的每一堵墙，都列了出来。

但在对答案之前，得先弄明白一件事：一颗内存芯片，凭什么让英伟达和三家存储巨头都这么紧张？

二、先补一课：一颗内存，凭什么卡住整颗AI芯片

如果你不是做芯片的，这一节值得花三分钟。后面所有的账，都建立在这里。

厨房越来越大，传菜口却没怎么变宽

AI芯片有一个越来越尖锐的矛盾：算得越来越快，喂得越来越慢。

讲义用英伟达三代GPU的数据说明：从V100到H100，峰值算力涨了15.8倍（A100/H100取稀疏峰值，按稠密口径约7.9倍），HBM带宽只涨了3.8倍。美光在2026年Hot Chips上给出了更新的口径：加速器算力约每两年涨3倍，HBM带宽每两年涨不到2倍——用美光的原话说，“内存墙在恶化”。

打个比方：厨房（算力）每两年扩建三倍，传菜口（带宽）只拓宽不到两倍。厨师越来越多，却越来越多地站着等菜。

图3｜算力涨得比带宽快：V100→H100峰值算力×15.8，HBM带宽×3.8，拐点右移，Transformer类负载更多落入带宽受限区。（讲义p115；A100/H100为FP16稀疏峰值口径）

一栋住商楼，楼里有几千部电梯

金正浩在讲义里放了三页比喻（讲义p14、p16、p18）：一栋住商复合楼、一部电梯、一座仁川机场。这三页只有标题和一张照片，下面的解读是我们按上下文补上的。

住商复合楼：楼下几层是商铺裙楼，楼上是住宅塔楼。HBM最底下那颗逻辑芯片叫base die，就是“商铺层”，负责对外打交道；上面叠着的十几层DRAM芯片是“住宅层”，负责存数据。

电梯：楼上楼下要靠电梯连通。HBM里的“电梯”叫TSV（硅通孔）——在每一层芯片上打出几千个贯穿的孔，灌上铜，让数据竖着上下。

机场：海量旅客（数据）要同时进出，靠的不是一条快车道，而是很多登机口同时开放。

这栋“楼”最后和GPU并排贴在一块硅片上（硅中介层），中间铺着几千条“车道”。下面这张A100的实物切片，是讲义里少有的封装实拍照片：

图4｜NVIDIA A100实物切片：HBM2E的DRAM die堆叠在base die上，经微凸点接硅中介层，与GPU并排；中介层再经C4凸点接基板。（讲义p13，原图注明引自NVIDIA）

左边能数出8层DRAM叠在更宽的base die上，通过密密麻麻的微凸点坐在中介层上，与右边的GPU顶面齐平——这就是台积电的CoWoS封装，也是今天AI芯片最抢手的产能。

机场的秘密：慢，但是多

更值得看的是HBM的“内部视角”。HBM3对外只有1,024根线、每根7 Gbps；到TSV层变成4,096根×1.75 Gbps；到最里面的bank group层，变成16,384根×0.4375 Gbps。每一层都是896 GB/s。

图5｜HBM3的内部带宽分解：从bank group到接口，线数逐级收窄（16,384→8,192→4,096→1,024）、速率相应提高，每层都是896 GB/s。HBM的本质是用海量低速并行加时分复用换高带宽。（讲义p17）

这张图藏着一个很少被讨论的事实：DRAM阵列本身的速度，二十年几乎没变。

HBM的快，不是存储单元变快了，而是“登机口”开得足够多。

如果内部速率维持0.4375 Gbps，HBM8的64 TB/s需要约117万根同时工作的数据线，是HBM3的71倍（本文推算）。

这也解释了为什么HBM越来越“费硅”：美光披露，HBM4每颗die有256个bank，是HBM3E的2倍、DDR5的8倍；同样容量，HBM3E消耗的晶圆面积约为DDR5的3倍，而且逐代恶化。

它也越来越贵。按韩媒2025年11月报道的2026年供货谈判价估算，12层HBM4一颗约560美元（另有报道称超过600美元），比HBM3E贵约一半；一颗英伟达Rubin身上装8颗，光内存就是约4,500美元（本文估算）。

HBM是整颗AI芯片里最贵、最难造、也最卡脖子的部件之一。这就是为什么一份HBM路线图，值得逐页去读。

课补完了，现在翻开答卷。先看最直观的一题：速度。

三、对答案：速度猜慢了一代半，架构猜快了一到两代

下面这张表，是本文的核心之一。左边是KAIST在2025年6月写下的预言，右边是2026年9月的现实。

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图6｜对答案：以单栈带宽计，厂商实际进度跑在KAIST路线图前面约1.5代。HBM4E送样已达3.6–4.1 TB/s，2027年量产。

把这张表压成一句话：

凡是客户掏钱拉动的，产业都比预言快；凡是要改写范式的，预言都比产业急。

具体说，速率、模组容量、HBF进度这些由客户和商业节奏驱动的维度，产业都比讲义快；近存计算的编程模型、HBM为中心的计算、堆栈内流道这些需要系统级范式变化的维度，讲义都比产业激进。电气规格提前约一代半，架构创新推迟一到两代。

速度为什么跑得这么快？因为有一个足够强势的买家在拉。2025年三季度，英伟达把Rubin的HBM4引脚速率要求上调到11 Gbps以上；据TrendForce，三家均需调整设计（美光否认重新设计），量产推迟约一个季度。Rubin的带宽口径，从13 TB/s一路改到了22 TB/s。

有意思的是，AMD走了另一条路：MI455X用12个HBM4堆栈拿到432 GB和23.3 TB/s，折合每栈约1.94 TB/s、约7.6 Gbps（本文推算）——用栈数换带宽，不追引脚速率。

同一代HBM4，两种哲学。这恰好对应了带宽仅有的两个旋钮，后面还会讲到。

路线图是写在纸上的预言；金正浩在采访里，还说过不少更大胆的话。

四、给“HBM之父”的7个惊人判断打分

路线图之外，金正浩这15个月里还说过不少惊人的判断，在韩国和国内都传播很广。既然在对答案，不妨一起打个分。

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七个判断打下来：方向感一流，技术节奏大致踩准，但对“内存压过英伟达”的判断偏乐观。这和他路线图里“HBM为中心”的立场一脉相承。

但真正值得拿出来说的，不是哪一句说得准不准——

而是那张路线图里，有一个数字，低于DRAM阵列访问本身的能耗。

第二部分

五笔物理账

接下来五节，是五笔物理账：电费、线、高度、热、电流。每一笔对应一堵墙。它们是全文最硬的部分，但每节只讲一件事，结论都加粗放在节末。读累了，可以只看加粗句，再从第十节接着读。

五、第一笔账·电费：一张比发动机空转还省油的油耗表

如果把这份路线图当成一份财务预算，最可疑的一行是电费。

两个旋钮：车道数×车速

先交代一个背景：想让HBM搬数据更快，只有两个旋钮可拧。

把HBM和GPU之间的连接想象成一条高速公路：带宽＝车道数×车速。车道数就是I/O数，车速就是每根线的速率。

KAIST的“涨32倍”，是车道扩8倍、车速提4倍拼出来的，而且两个旋钮轮流拧：HBM5只加车道不提速（4,096 I/O、8 Gbps），HBM6只提速不加车道（16 Gbps），到HBM7和HBM8再一起涨。

产业偏偏反着来：HBM4E没加车道，就在2,048 I/O上把车速拉到16 Gbps；三星对HBM5的口径是“2倍HBM4E”。

两条路都不便宜，而且越往后越贵，贵得不成比例：

加车道：GPU和HBM两头都要多修“匝道”（PHY电路面积），中间的硅中介层还要多铺几层路；
提车速：信号越快越容易“抖”，得花真金白银去压住抖动。讲义里一个学生报告算过：把HBM5的电源噪声抖动目标从6 ps收紧到5 ps，需要的去耦电容从2个增加到8个（讲义p199，读图估计）。要求只收紧了一点，电容却翻了两番。

哪个旋钮更便宜，决定了每一代HBM长什么样。但不管拧哪个，都绕不开同一张账单：电费。

12年，油耗降到1/13

把讲义总表里的两行数字放在一起，会看到一把张得很开的剪刀：从HBM4到HBM8，单栈带宽要涨32倍，单栈功耗却只许涨2.4倍（75 W→180 W）。

图7｜路线图里的剪刀差：以HBM4为1，单栈带宽涨32倍，容量涨5倍，DRAM die密度涨3.3倍，功耗只许涨2.4倍。

搬的数据多了32倍，用的电只多2.4倍。唯一的出路，是让搬每一个比特的电费大幅下降。这个指标叫“每比特能耗”，单位是pJ/bit（皮焦/比特）。你可以把它理解成芯片的“百公里油耗”：搬同样多的数据，要花多少电。

把单栈功耗除以单栈带宽，这张路线图隐含的“油耗”就算出来了：

图8｜按讲义原表反推的每比特能耗：HBM4约4.6 pJ/bit，HBM8约0.34 pJ/bit，12年降到约1/13。

从4.6 pJ/bit到0.34 pJ/bit，12年降到约1/13，年均下降约20%（按p29的75 W计；若取p27的43 W，也需降约7.7倍）。

换成汽车，就是要求一辆车在12年里，把油耗降到原来的1/13。

问题是，这辆车过去几乎没怎么省油。按讲义自己p27的业界表推算，HBM2E、HBM3、HBM3E三代的每比特能耗分别约5.2、3.8、4.0 pJ/bit。三代下来，几乎原地踏步。

比发动机空转还省油？

0.34 pJ/bit到底有多难？得先看搬一个比特的电，都花在了哪。

它大致分两段：一段是把数据从存储单元里“取出来”，一段是沿着线“送出去”。HBM的聪明之处在第二段：数据靠极短的TSV竖着走，“送出去”的电费被压了下来。可第一段是DRAM阵列自己的事。打开一整行（行激活）、放大微弱的信号（感放）、在芯片内部搬运，一样都省不掉。

讲义p302引用的数据是：DRAM芯片主动读取约5 pJ/bit（DDR4口径）。其中阵列本身那一段，按公开文献的一般估计仍在1 pJ/bit量级（本文估计）。

换句话说——

0.34 pJ/bit，已经低于今天DRAM阵列访问本身的能耗。

好比要求一辆车的百公里油耗，比它发动机空转的油耗还低。

反过来算，就知道180 W这个数有多“紧”：

如果HBM8能做到1 pJ/bit，64 TB/s要约510 W一栈；
如果维持HBM4的能效，要约2.4 kW一栈。

路线图里的180 W，更像散热封顶，而不是物理推演。

现实也在印证：油耗在降，总油量却涨得更快。三星在ECTC 2026的论文中估计，HBM4E的功耗比HBM3E高86%，是HBM2的5.6倍；同期单栈带宽涨了约2.5–3.4倍，每比特能耗仍降了三到四成。这是进步，但年均降幅明显低于路线图要求的约20%。三星在Hot Chips 2026上还说，base die的功率密度将从HBM4E的0.5 W/mm²升到HBM5的2 W/mm²以上。

所以，这笔账的含义远比“功耗会更高”深刻。它只给HBM留了两条路：

要么带宽跑不满，要么数据必须少走路。

回头再看讲义的架构路线，从“近存计算”一路走到“HBM为中心的计算”，在很大程度上可以看作它自己的功耗表逼出来的（本文判断）。不让计算靠近数据，这张表合不拢。

电费账算不平，工程师的第一反应是：那就多修几条路，让数据跑得更快。可路，也快修不下了。

六、第二笔账·线：一根头发丝的宽度里，要引出一百多根线

问题出在“门”太窄。

HBM和GPU之间所有的数据，都要从HBM堆栈朝向GPU的那一条边“出门”。这条边只有约11 mm长，门却一代比一代挤：I/O数每代翻倍。讲义p31画出了工程师为此做的努力：微凸点（芯片间的微型焊点）间距从55 µm缩到40 µm，中介层上的“路”从2层加到6–8层，线宽压到2 µm以下，还要在信号线之间夹地线当“隔离带”（“信号-地-信号”交错屏蔽）。

图9｜带宽扩展靠加宽：I/O从1,024到2,048再到4,096–8,192；凸点间距从55 µm缩到40 µm，中介层布线从2层增到6–8层、线宽降到2 µm以下。（讲义p31）

我们把这个压力换算成一个直观的数：这条边上，每毫米要挤出多少根线？

HBM4约186根，HBM8约1,489根。相当于要在一根头发丝（约70 µm）的宽度里，分几层引出一百多根线。

平面硅中介层能挤多少？按2 µm线宽线距、4–8层布线、信号与地1:1交错估算，大约500–1,000根/mm。HBM8要的，已经超出这个能力。

那把线做细呢？可以。改用亚微米细线（讲义p216里硅中介层线宽为0.4 µm），线数能布下，但电阻和损耗随之飙升，于是撞上第二道坎。

图10｜岸线账：HBM8每毫米堆栈边长需引出约1,500根数据线，按2 µm线宽估算已超出平面中介层能力，改用细线则RC超出时序预算。

这道坎叫RC，可以理解成“水管越细，灌满越慢”。

线越细，电阻越大。信号每翻转一次，都要把线上的电“灌满”或“放空”，电阻越大，灌得越慢。估算一下：1.2 µm宽、5 mm长的铜线，电阻约70 Ω，这个“灌满时间”（RC时间常数）已经和32 Gbps下每个比特的停留时间（单位间隔，约31 ps）同一量级（本文估算）。

也就是说，上一个比特还没站稳，下一个比特就来了。

补救的办法是在接收端加“均衡器”，把被拖坏的信号修回来。讲义在HBM6一代，就把“混合均衡器”列进了AI设计代理的任务。可均衡本身又要吃电，绕回了上一节那张电费账。

结论：几何与RC一起，把2.5D中介层的天花板定在HBM7前后。HBM8把GPU叠到HBM上方，是被逼出来的。

平铺走不通，就只能往上叠。于是讲义给出了这样一幅图：

图11｜KAIST对HBM8的设想：GPU面朝下压在多座HBM之上、贴近散热器，HBM之间嵌入硅柱die给GPU供电——中介层从高速信号通道退为承载内存的底座。（讲义p46）

产业已经在往这个方向走，只是比讲义快：

三星zHBM：用晶圆键合把HBM直接叠在处理器上，Hot Chips口径下I/O功耗降约70%、带宽约2.3倍，2029年以后推出；
英伟达Feynman：2028年首次采用3D die堆叠加定制HBM（3D堆叠是否涉及内存尚未披露）；
SK海力士：封装负责人称，从HBM5起研究把DRAM垂直叠在GPU上。

线的问题，靠把GPU往上叠来解。而HBM自己往上加层，也有一道墙。

七、第三笔账·高度：8张A4纸的厚度，要塞进20层芯片

图12｜堆叠越来越高，总高度却被卡住：4/8-Hi→12/16-Hi→20-Hi对应DRAM die 90→45→36 µm，键合从微凸点走向Cu-Cu，TSV/凸点间距从35 µm缩到10–15 µm。（讲义p32）

HBM不能无限往上盖。它要和旁边的GPU顶面齐平，才能共用一块散热器，所以JEDEC给整栈规定了高度上限：原来是720 µm，HBM4放宽到775 µm——大约8张A4纸叠起来的厚度。

要在这个高度里塞进16层、20层芯片，每一层就得磨得比头发丝还薄。

讲义这张图有一个算术破绽：16×45 µm＝720 µm，20×36 µm＝720 µm——正好顶满，没给base die和键合层留一微米余量。

现实比讲义松：

JEDEC已放宽高度：SK海力士在Hot Chips 2026上说，775 µm恰好等于300 mm逻辑晶圆的厚度；16-Hi的核心die进一步减薄（媒体转述约50 µm，另有约30 µm的说法，口径待核），die间距比12-Hi缩小一半；20-Hi需要825–900 µm。
高度继续松动：据韩媒报道，JEDEC在讨论HBM4E放宽到约900 µm、HBM5最高1,000 µm（尚未官宣）。

高度一放宽，混合键合就推迟。

混合键合（Cu-Cu直连）是业界公认的下一代堆叠技术：取消芯片之间的焊球，铜对铜直接“长”在一起。同一高度下核心die可以厚24%，热阻比现在的MR-MUF工艺低约35%。但它贵、良率低。只要JEDEC肯放宽高度，厂商就宁可继续用老工艺。

于是，SK海力士明确HBM4E继续用MR-MUF，混合键合最早用于HBM5的20-Hi以上；三星更激进，计划在16-Hi HBM4E上与TC键合并行导入。有意思的是，现实节奏恰好落在讲义自己前后矛盾的两页之间：讲义主表写HBM6才上Cu-Cu，p32却写HBM5（2028年）就上。

这一推迟，直接改写了两家设备商的命运：

TC键合机龙头韩美半导体：2025年前三季度拿走71%的HBM TC键合机营收，2026年二季度营业利润率高达52%；
混合键合龙头BESI：混合键合客户增至21家，但“前三大HBM厂一家领先、两家测试中”；三星在Pyeongtaek规划约50台D2W混合键合机的量产线，全面量产要到2029–2030年。

规矩一松，新技术就推迟；推迟一年，就有人多赚一年。

楼盖得越高、越薄，下一个问题就越致命：热。

八、第四笔账·热：温度就是时钟

HBM有个麻烦的邻居：GPU。

图13｜GPU与HBM的热耦合仿真：GPU约115–125 °C，热量经中介层和模塑料灌进HBM，把它推到95–105 °C（读色估计）。（讲义p21）

从图13能看到，GPU的热量顺着中介层和模塑料，一路“灌”进隔壁的HBM。而DRAM怕热：超过85 °C就要加倍刷新（刷新，就是定期给存储单元“补一次电”），既占带宽，又加功耗。

所以，GPU每多烧一百瓦，都在蚕食HBM的热余量。这是系统级成本模型里常被忽略的一项。

HBM自己也越来越烫。按讲义数字，HBM8单栈180 W；按HBM4约12.8×11 mm的占地（SK海力士Hot Chips口径）计，平均热流约128 W/cm²，单位面积的发热约为一颗B200级GPU的两倍。而且这些热不是从一整块硅片上散掉，而是要一层层穿过20多层键合界面，就像隔着二十多层棉被往外透气。

模组层面，就是开头那个数字：

图14｜一个模组15千瓦：按讲义口径，2035年GPU-HBM模组功耗15,360 W，HBM占超过三分之一。

讲义的冷却路线是：冷板（HBM4）→浸没（HBM5/6）→嵌入式（HBM7/8）。现实做了两处修正：

浸没大概率被跳过。产业主流仍是单相冷板，TrendForce估计2026年AI芯片液冷渗透率约53%；浸没只能改善封装外表面，解决不了堆栈内部层间的导热瓶颈。
“嵌入式”提前到了HBM5，但形态不同。SK海力士的iHBM在D2D PHY区放入导热硅元件，热阻降30%；三星的HPB已在HBM4E上验证；台积电在ECTC 2026上演示了直接硅冷却，测试载具散热达5.3 kW；微软在GH200上验证了芯片内微流道，结到入口热阻降低51%–60%。

这些都是“封装内导热通道”，还不是讲义设想的那种更激进的方案——让冷却液直接穿过DRAM堆栈：

图15｜嵌入式冷却结构：冷却液经流体TSV（F-TSV）竖直穿过HBM堆栈，每层DRAM内的铜热传输线（TTL）把热横向导入流道。（讲义p322）

图16｜三种条件下的温度场：HBM结温从226.3 °C降到59.7 °C，GPU从276.5 °C降到71.3 °C。注意对照组是风冷而非冷板，降幅被放大。（讲义p324）

这组数字要打折看：对照组是风冷，不是今天GB200、GB300标配的冷板，降幅被放大了。

但同一份报告里，藏着一个比“降了多少度”更有价值的发现。

芯片里有一个“节拍器”，叫时钟。它像乐队指挥，要让成千上万根线上的数据踩在同一个拍子上。拍子传到各处的时间差，叫“时钟偏斜”：偏斜越大，留给数据的余量越少。

报告发现，铺了铜“热传输线”之后，3D时钟树的偏斜从19.49 ps降到15.75 ps。

少掉的3.74 ps听上去微不足道。但在高速信号的世界里，它相当于24 Gbps下约9%的单位间隔（一个比特的“停留时间”），32 Gbps下约12%（本文推算）。

也就是说，散热做好了，信号也跟着变准了。

从HBM7起，温度均匀性本身就是信号完整性指标——温度就是时钟。

金正浩那句话，说得很准确：“HBM本质上是与热和电能的战斗。”

热，只是这栋楼一半的麻烦。另一半是：怎么把两万安培的电流送进去。

九、第五笔账·电流：两万安培，和冷却液抢同一条路

讲义下半场有11个AI设计代理报告，没有一个讨论DRAM存储单元：其中8个直接做供电完整性（IR压降、供电网络阻抗、去耦、电源噪声抖动），GAN眼图估计的对象也是电源噪声，其余两篇做互连信号与热-信号布局。

一个研究TSV与中介层二十多年的实验室，把火力几乎全押在“供电”上。这本身就是信号：HBM接下来最难的，可能不是“存”，而是“供”。

为什么？想象给一栋20层的楼供水。

水从地下室（base die）往上送，靠贯穿楼板的立管（TSV）。楼越高、立管越稀，顶楼的水压就掉得越厉害。芯片里也一样：电流沿途穿过电阻，电压被一路“吃掉”，这叫IR压降。到了顶层，电压不够，芯片就不稳。

图17｜20层堆叠下三代TSV排布：HBM5每层核心die需要1,060个TSV候选位（HBM3为118），才能把顶层IR压降从123.75 mV压到11.46 mV（1.05 V、6.7 A）。（讲义p151）

讲义算出来的账是这样的：

立管要多装：若把HBM3式的稀疏TSV直接套在20层堆叠上，顶层压降占电源电压的11.8%，远超常见的±5%容限；要压到1.1%，每层TSV要从118个增加到1,060个，整栈约2.1万个；
进水口要多开：base die供电点从1个增加到38个，压降从45.0 mV降到11.4 mV；
管网要分区：定制base die塞进内存控制器和计算单元后，电源域增加到6个，好比一栋楼同时接6套互不相通的水管，在多层金属里互相交叠。

产业侧也有印证：三星HBM4的TSV数量是上一代的4倍（ISSCC 2026），HBM4E需要的中介层布线层是HBM3E的2倍（ECTC 2026）。

这还只是HBM自己。把视野拉到整个模组：一颗1.2 kW、0.75 V的GPU要吃约1,600 A，一个15 kW模组要吃约2万A。电压不到1伏，功率却以千瓦计，电流就只能以千安、万安计。

这么大的电流从哪儿进来？讲义对这种千安级的系统供电讨论很少，只有几处回应：HBM之间嵌入硅柱给GPU送电（p46）、有源中介层内嵌稳压器（p73）、背面供电（p74、p99）。

到了HBM8的双面中介层方案，每根散热微柱里都要嵌一根TSV。同一根柱子，一边帮冷却液散热，一边还要走电和信号：

冷却液、电流和信号，在争同一条垂直通道。

图18｜HBM8的双面中介层：中介层同时承担冷却、正面供电与背面供电和信号均衡，每根散热微柱内嵌一根TSV。（讲义p99）

五笔物理账，一张表

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物理账算完了。接下来的问题是：这些墙，由谁来拆？拆墙的钱，又归谁赚？

答案藏在HBM最底下，那颗最不起眼的芯片里。

第三部分

谁来拆墙

十、权力的游戏：谁设计“地基芯片”，谁就握住内存的宪法

还记得第二节那栋“住商楼”吗？楼下那层“商铺”，也就是HBM最底下那颗base die，正在经历三个时代：

自家开小卖部（HBM3E以前）：由DRAM厂用自家存储工艺生产，只做最基本的三件事：对外接口（PHY）、测试和供电；
请专业施工队（HBM4起）：换成逻辑工艺。SK海力士交给台积电12nm，三星用自家4nm，美光自研CMOS；
按租户量身定制（HBM4E起）：走向客户定制。台积电C-HBM4E用N3P，电压从0.8 V降到0.75 V，能效约2倍；三星把定制版base die转到自家2nm；美光的标准版和定制版base die全部交给台积电。

KAIST的想象走得更远：到HBM8，这间“商铺”要扩成一座小商场。NVLink、CXL、InfiniBand接口，指令译码与执行单元，L2缓存，8个GPU计算单元，还有原本属于GPU的内存控制器，统统搬进来。

图19｜从“PHY转接层”到“小型SoC”：KAIST设想的定制base die集成三类互连、计算单元、L2与内存控制器；下表是HBM4到HBM8每代新增的base die功能。（讲义p107）

这张图最颠覆的一笔，不在于塞了多少功能，而在于一个看似很技术的问题：内存控制器，放在谁的芯片上？

内存控制器可以理解为内存的“调度中心”：数据什么时候读、什么时候写、什么时候刷新、出错了怎么纠，都由它说了算。

调度中心留在GPU里：HBM就是标准件，像货架上的通用商品。调度、刷新、纠错和容量扩展的定义权，都在GPU厂手里；
调度中心搬进base die：HBM就变成“带控制器的内存子系统”。GPU不再逐条下达DRAM命令，而是像下订单一样，发出一笔笔“事务”或“分组”。

这个念头并不新。美光的HMC（混合立方存储）就是逻辑base die加分组接口，最终失败。专有协议、分组延迟和生态缺失都是原因，而缺少一个足够强的买家为专有接口买单，是关键一环。

上一次，缺的是买家。

这一次，买家来了——正是第三节里那个足够强势的买家。

2026年8月26日，英伟达发布NVHBM，把内存控制器从GPU移进HBM的base die。相对标准HBM4E，它换来三样东西：

带宽最多提升30%；
HBM功耗降低15%；
GPU计算die最多多出25%的面积，同样大的芯片可以塞进更多计算。

而且英伟达没打算独享：NVHBM通过NVLink Fusion对合作方开放，AWS（Annapurna Labs）是首个合作方，从Trainium4开始。

这并非孤例。更早，Marvell在2024年底提出的custom HBM口径是：计算面积多出25%，接口功耗降低70%。三星在Hot Chips 2026上的说法最直白：base die与主机之间的物理接口，已是base die面积的最大占用者。

三家的说法放在一起，结论就清楚了：定制base die的第一个商业价值，是省面积、省功耗，而不是讲义设想的“加功能”。把计算单元搬进base die，要等到三星路线图的第二阶段。

先省钱，再加戏。

三国杀：定价权、定义权与制造权

金正浩的判断是：HBM4定制化，让议价权转向内存厂。证据只对了一半：

支持的一面：短缺、长约、客户预付款、三星设定的最低价格底线；
反对的一面：英伟达在2025年把HBM4速率要求上调到11 Gbps以上，三家均需调整；2026年又用NVHBM亲自定义base die接口。

我们的判断是三方共治：

定价权在存储厂，因为短缺；
定义权在GPU厂，因为base die；
制造权主要在台积电，因为base die代工和CoWoS大多在它手里（三星自有代工与封装除外）。

谁拿到base die的设计权，谁就握住下一代内存的“宪法”。

定义权之争的背后，其实是一个更朴素的问题：既然搬数据这么贵，能不能干脆不搬？

十一、近存计算：纸面4倍，仿真只剩14%

既然搬数据太费电，最直接的想法就是：别搬了，把计算搬到数据旁边去。这就是“近存计算”。

讲义HBM5一代的核心提案，是在每个HBM堆栈顶上叠一颗含10个计算单元的近存计算die：

图20｜KAIST的HBM5设想：在HBM堆栈顶部叠一颗含10个SM的近存计算die，用专用信号、电源和地TSV直通DRAM。（讲义p118）

roofline给出的纸面收益很诱人：带宽受限的矩阵运算，提速约4倍。

图21｜纸面收益：近存计算TSV把带宽拉到4,096 GB/s，roofline拐点从117降到14.65 FLOPs/Byte，理论提速约4倍。（讲义p123）

但同一个报告，用GPU周期级仿真器Accel-Sim跑出来的结果是：性能只提升7.8%–13.9%。

图22｜仿真打回原形：性能仅提升7.8%–13.9%，功耗降29%–30%，其中约一半到过半的省电来自计算单元从80个减到40个。（讲义p125）

从4倍到14%，报告没有解释这个数量级的落差。

我们的推断是并发度不够：每个堆栈只有10个计算单元，要吃满1 TB/s，每个单元的在途访存请求要比V100多约9倍，GPU计算单元的线程和缺失队列资源撑不住。就像把高速路修宽了4倍，出口却只有10个收费窗口——有了带宽，也喂不满。

这说明近存计算不能照搬GPU计算单元，而要按bank配大量细粒度引擎，这正是三星HBM-PIM、SK海力士AiM走的路。

它真正的卖点是能效，不是性能：数据路径缩短约5倍，DRAM加控制器的功耗降60%–70%。产业现实也印证了这一点：三星HBM-PIM从2021年发布至今没有量产，而LPDDR5X-PIM已集成进三星的AI PC芯片GAIA，最早2027年量产。

存内计算先落地在LPDDR，而不是HBM。

近存计算是让计算靠近数据。讲义还有一个更大胆的想法：让HBM之间自己说话，绕开GPU。

十二、HBM不想再当配角：从GPU的挂件到网络的节点

讲义HBM6一代的五个架构报告，都在抢岸线和封装面积；其中交叉开关与“HBM为中心网络”两篇，直接把HBM从“挂在GPU边上的外设”变成“网络里的节点”。挑三个最有代表性的。

图23｜四塔HBM（QT-HBM）：2×2四个16层DRAM塔共享一颗base die，经硅中介层以8,192路I/O连接GPU。（讲义p204）

四塔HBM：坏一个塔，整颗256 GB报废。这是这个设计最大的代价：单塔良率90%时，整颗只有约66%。它的思路是“往宽铺”——四个DRAM塔共享一颗29.5×22 mm的大base die，8,192个I/O从一条约16.8 mm的边送出，每毫米约488根，是HBM4的2.6倍，代价是速率降到6 Gbps。单颗256 GB、6 TB/s，模组级容量1 TB、带宽24 TB/s。但它拿4个塔去比2颗HBM4；换成4颗分立HBM4是8 TB/s，四塔反而低25%。它真正的贡献，是岸线密度。

图24｜HBM集群：有源中介层里的交叉开关连接相邻HBM的逻辑die，实现不经GPU的HBM-HBM互通，开关合计9.6 TB/s。（讲义p241）

交叉开关集群：12颗HBM围着GPU，4.4 mm见方的开关接在四颗HBM的交角处，跨HBM访问路径从91.1 mm缩短到44.92 mm。报告宣称吞吐可达10倍，理由是“带宽5倍×容量2倍”——这个模型把带宽与容量错当成了相乘关系。

一个可以直接拿去用的公式：带宽和容量不是相乘关系

在访存受限的解码阶段，同一步里所有序列共享带宽。每步耗时＝（权重读取量＋全部序列的KV读取量）÷带宽。把batch开到容量允许的最大值，吞吐上限约为：

吞吐上限 ≈ 带宽 ×（1 − 权重占容量比例）÷（序列长度 × 每token KV大小）

带宽决定上限，容量只通过“摊薄权重”起作用。带宽×5、容量×2时，收益＝5×(2−w)/[2(1−w)]，w为权重占原容量的比例：w＝0时5倍，w＝0.5时7.5倍，w＝2/3时才是10倍。

这也解释了为什么大模型更需要大容量HBM：四塔HBM对70B模型的提升（126%）远大于7B模型（53%）。

图25｜L3E架构剖面：在CoWoS-L式中介层中嵌入“LSI桥＋L3 SRAM die”（混合键合），GPU的L2经竖向通孔直连L3。（讲义p225）

嵌入L3：在GPU边缘下方的桥接芯片里混合键合两块48 MB SRAM，专门存KV，报告称解码算力从44升到406 TFLOPS。拆开看，只有约3.7倍来自L3，另外约2.5倍来自把HBM带宽从4.8 TB/s假设到12 TB/s；40%的能耗下降只算了导线，没算DRAM阵列和SRAM读写。

但方向是对的：封装级SRAM层正在回归，AMD MI300把256 MB Infinity Cache放在base die里，英伟达拿Groq的SRAM架构做推理。这类架构的价值，取决于KV能被压缩到多小——GQA、MLA、低比特KV，算法侧的KV瘦身，决定了硬件侧SRAM层的价值。

这些新结构都有一个前提：封装得足够大。好消息是，这恰恰是最先被解决的一堵墙。

十三、封装：面积很快不是问题，功率密度和良率才是

图26｜台积电的封装尺寸路线在2028年就超过KAIST给2035年设想的中介层面积。

KAIST设想中介层从2.6个光罩扩到2035年的10.8个光罩。台积电的公开规划跑得更快：CoWoS在2026年约5.5个光罩，2027年9.5个，2028年约14个（均为台积电北美技术论坛公开路线图），另有晶圆级的SoW-X；面板级的CoPoS（310×310 mm）试产线2026年中建成，2028–2029年量产。

面积问题会比讲义预期更早解决，真正卡脖子的是功率密度和良率。

图27｜硅中介层做不大，KAIST设想在玻璃基板上拼接4块硅中介层，每块4颗GPU＋16颗HBM，共16颗GPU、64颗HBM。（讲义p75）

关于玻璃，讲义里的眼图对比显示玻璃中介层信号更好：5 mm走线跑6 Gbps，眼高占电源电压43.2%，硅为30.8%。但这不是等密度比较——玻璃线宽2 µm、厚4 µm，硅线只有0.4 µm、1 µm，优势主要来自线更粗。

玻璃真正的价值不在信号，而在面板尺寸：让“多个GPU-HBM模组同封装”成为可能——封装即机柜。产业侧，SKC旗下Absolics已向AMD送量产样品，三星计划2028年用玻璃中介层取代硅中介层。

HBM8的终局方案，是双面中介层：GPU和8颗HBM在上层，PCB居中，下层倒挂16个扩展堆栈（本文由p334容量反推，原文未写），可在HBM、HBF、LPDDR之间三选一，单GPU容量分别达5,760 GB、18,304 GB和9,600 GB。

图28｜双面中介层三维内存扩展（HBM8）：上层GPU＋HBM（240 GB/栈），下层倒挂HBF（1,024 GB/栈），上下中介层内嵌逆流微流道。（讲义p338）

它有两处硬伤：

信号穿不过PCB：每个下层堆栈32,768个I/O，16个堆栈约52万根信号要竖直穿过中间层，PCB通孔做不到，只能靠玻璃芯基板加玻璃通孔；
与供电争地：GPU正下方，恰恰是千瓦级GPU做垂直供电的首选位置。

2030年代封装的核心矛盾，是信号、电源、冷却液三种东西争同一条垂直通道。

信号、电源、冷却液之外，还有一样东西在告急：容量。

十四、容量账：书架不够用了，GPU旁边要建一座图书馆

带宽涨32倍、容量只涨5倍，意味着“每秒能把整栈读几遍”从HBM3E的28遍升到HBM8的267遍，读一遍只要3.75 ms。解码时这是好事；但长上下文的KV cache和MoE大模型要的是容量——带宽会闲置，容量成了硬顶。

HBM越来越像缓存，容量要由下面几层来补。

图29｜封装里长出一整套存储层级：越往下越大、越慢、越便宜。

HBF：把闪存也叠成“楼”

金正浩常用的比喻是：“HBM是GPU旁边的书架，HBF是GPU旁边的图书馆。”

HBF（高带宽闪存）用TSV把NAND像HBM一样叠起来，放到GPU旁边。讲义设想16层NAND die叠在base die上，经HBM的base die接入GPU。

图30｜HBF结构示意：16层NAND die经TSV堆叠在base die上，每层3D NAND阵列中间留出信号TSV区，两侧为电源TSV区。（讲义p286）

图31｜KAIST设想的HBM-HBF-存储网络：每颗HBM外侧串一颗HBF，两侧挂CXL/PCIe内存交换机。原文总容量17.6 TB，按p285的16层×512 Gb核算，单栈应为1 TB而非2 TB，总容量应为9.6 TB。（讲义p283）

讲义在HBF上的数字，需要格外小心：

容量算错：16×512 Gb＝1 TB，讲义写成2 TB；
带宽口径乱：同一场工作坊里，HBF链路带宽至少有1.0、2、12、64 TB/s四种口径，最大相差64倍；唯一认真算过NAND阵列的学生报告，得出的单栈上限只有约0.8 TB/s，而且前提是SLC级的5 µs读取时间和16个plane并行。

HBF的上限在NAND阵列，不在封装。

还有一个能耗悖论，数据就在讲义里：

图32｜芯片级能效对比：DRAM主动读取5 pJ/bit、自刷新148 mA；闪存主动读取25 pJ/bit、待机0 mA。HBF只在低占空比时省电。（讲义p302）

闪存主动读取的能耗是DRAM的5倍，按25 pJ/bit线性外推，持续以1 TB/s流式读取约需200 W一栈（本文推算）。所以HBF商业化的隐性指标，是读能耗能压到多少pJ/bit。SanDisk路线图里第一代到第三代“能效1×→0.64×”，打的正是这一仗。

产业进度比讲义快约5–7年：

提出与结盟：SanDisk在2025年2月提出HBF，同年8月与SK海力士签标准化备忘录；
首版规范：2026年8月发布首版OCP规范，单栈最高512 GB（8层与16层NAND），三个带宽等级约0.4–3.0 TB/s，采用UCIe接口，谷歌和Tenstorrent加入；
产品路线：SanDisk首颗HBF die已流片，第一代512 GB、1.6 TB/s，第三代目标超过3.2 TB/s、1.5 TB；样品2027年，券商口径2028年量产，SK海力士说全面商用约在2030年。

金正浩预测，到2038年HBF市场会超过HBM。怀疑者也不少：Chips and Cheese认为HBF只适合大块对齐的DMA访问，只有在算力受限而非带宽受限时才划算，软件负担接近底层裸盘API。

我们的定位是：

HBF是吞吐机，不是延迟机。这座图书馆适合搬书，不适合翻书。

讲义里有一句话说得最准：“HBM的带宽给活跃模型，HBF的容量给全部模型。”它适合只读权重，比如MoE的冷专家、多Agent的权重池、RAG向量索引、离线批量推理，不适合交互式解码的KV热路径。

另一条路：干脆绕开HBM

讲义设想把3D堆叠的LPDDR挂在HBM后面，由HBM的base die管理。产业走的是另一条路——在推理侧用其他内存替代HBM：

SK海力士：192 GB的SOCAMM2已量产，供英伟达Vera CPU；
高通：AI200每卡配768 GB LPDDR；
英特尔：Crescent Island配160–480 GB LPDDR5X，英特尔的说法是“容量与带宽已经解耦”；
英伟达：原定用GDDR7的Rubin CPX在GTC 2026上被移出路线图，推理交给了基于SRAM的Groq 3 LPX（另有分析师称CPX将改用HBM4复活，可信度待观察）。

存储层级确实在重建，但先发生在机柜和板级，而不是HBM堆栈内部。

层级越多、定制越多，设计就越复杂，复杂到人已经算不过来。这正是TeraLab真正的看家本领。

十五、用AI设计AI的内存：定制越多，越离不开代理

图33｜KAIST的HBM设计AI代理体系：生成式模型与注意力网络替代仿真，强化学习与模仿学习搜索设计空间，大语言模型负责人机交互与解释。（讲义p137）

24个报告里有11个是AI设计代理，方法从强化学习、Transformer、Mamba，一路换到扩散模型、GAN和本地部署的Llama 3.1 8B。硬数字不多，挑几组有代表性的：

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要打的折扣也很明显：

基线弱：遗传算法只给500次评估，就去搜一个约10⁶⁵的设计空间；
规模小：有的“HBM base die”只有0.3×0.225 mm，比真实尺寸小三个数量级；
没收敛：HBM8的3D布局强化学习代理，作者自己承认没有收敛。

但“为什么HBM设计离不开AI”，报告给出了间接的答案：AI的价值与定制化程度成正比。

通用HBM只有几个设计点，训练一个代理不划算；一旦base die按客户定制，每多一个客户，就多一套交叠的电源域和几轮数小时的电磁仿真，预训练代理的摊销价值才显现。定制HBM能服务3家超大客户还是30家，一定程度上取决于验证周期能不能从“小时×几十轮”压到“毫秒筛选＋少量签核”。

护城河在求解器和真实设计数据，不在网络结构——握有这些的，是Synopsys（已收购Ansys）、Cadence和三大存储厂。

技术讲到这里，该算钱了。而钱这本账，比物理账更反直觉。

第四部分

钱与中国

十六、钱：最火的HBM，为什么不是最赚钱的内存

图34｜HBM市场四年约十倍：2024年约170亿美元，2027年超过1,000亿美元，2028年约1,680亿美元（高盛口径）。

先看规模：

高速增长：HBM营收2024年约170亿美元，2025年约340–350亿美元，2026年各机构口径在546–600亿美元；
提前破千亿：美光在2026年6月把“HBM年规模超过1,000亿美元”的时间从2028年提前到2027年（此前它还称，2028年的HBM市场将大于2024年整个DRAM市场）；高盛给出的2027、2028年口径分别是1,160亿和1,680亿美元。

图35｜三星一个季度（环比）夺回12个百分点：HBM4让格局重新洗牌。

再看格局：HBM4上重新洗牌。按Counterpoint的营收口径，SK海力士的份额从2025年二季度的64%降到2026年二季度的50%，三星从15%回升到33%。三星率先以1c DRAM加自家4nm base die量产HBM4，良率从2月的不到60%升到8月的约80%（韩媒报道）。

一年前还被认为“掉队”的三星，一个季度（环比）就夺回了12个百分点。

然后是三个反常识。如果这一节只记一句话，记这句：

最火的内存，已经不是最赚钱的内存。

反常识一：HBM已经不是最赚钱的内存。

TrendForce称，2026年一季度起，DDR5 64 GB RDIMM每片晶圆的收入超过HBM。美光CEO在电话会上说，非HBM产品的利润率目前高于HBM；SK集团会长给出的口径是HBM约60%、标准存储约80%。

怎么会这样？打个比方：HBM像一套早早签了长租合同的房子，租金提前锁定；常规DRAM像月租房，随行就市。而常规DRAM合约价在2026年一季度环比涨了93%–98%。长约锁住了销量，也锁住了涨价的红利。

反常识二：HBM越卖越多，占比却在下降。

HBM自己还在猛涨：营收从2025年约340–350亿美元，涨到2026年各机构口径的546–600亿美元。但整块DRAM蛋糕涨得更快。按TrendForce预测的2026年DRAM总营收（4,043亿美元）推算，HBM占比从2025年约21%降到约14%–15%。

反常识三：龙头的领先，反成拖累。

先上车的，先被锁住。据Counterpoint，SK海力士受早期低价长约拖累最大：一年内DRAM整体份额从39%跌到约25%，与美光基本持平；二季度利润虽创新高（营业利润率76%），仍因HBM4出货低于预期而不及市场预期。

还有一个更深的信号：存储正在变得有点像“水电煤”，也就是类公用事业化。

美光签了16份五年期、照付不议的供货协议（照付不议，就是客户不管最后用不用得完，都按约定付钱），其中14份的最低收入累计约1,000亿美元，客户预付款和财务承诺达220亿美元。美光还罕见地表示，DRAM综合每bit成本将会上升。2027年的HBM合约价，市场共识是上涨50%以上，UBS预测涨79%。

当客户愿意预付款、签五年、照付不议，内存就有了几分公用事业的样子。

这也是开头那句话的注脚：截至9月12日，三星、美光、SK海力士市值分别约1.27万亿、1.10万亿和0.96万亿美元。

路线图对应的供应链受益环节

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这张受益表里，没有一家中国大陆公司。那么，HBM8离我们到底有多远？

十七、中国：差距3–5年，哪张牌离前沿最近

长鑫存储：

产品进度：HBM2在2024年下半年量产；HBM3在2025年下半年向华为等送样；据The Information报道，HBM3E已开始小批量生产，阿里平头哥和寒武纪在测试，技术落后三大原厂3–5年。
良率：SemiAnalysis估算HBM3 8层综合良率约25%（前段约35%、后段约70%）。
产能：HBM晶圆产能约为2025年底0.5万片/月、2026年底3万片/月、2027年底5.5万片/月，而韩系两家合计超过40万片/月，差距约14倍（口径不完全可比，本文推算）。
资本：长鑫2026年7月27日在科创板上市，首日涨466%，市值约3.3万亿元，但招股书募投项目里没有专门的HBM项目。

华为：

自研HBM：2025年全联接大会上公布HiBL 1.0为128 GB、1.6 TB/s，而2026年3月实际发布的Atlas 350配112 GB、1.4 TB/s；950DT的HiZQ 2.0为144 GB、4 TB/s；2028年的昇腾970目标288 GB、14.4 TB/s。
制造方：实际的DRAM与封装制造方未公开。

管制：

HBM本身：美国2024年12月2日的规则以“内存带宽密度超过2 GB/s/mm²”为门槛（ECCN 3A090.c），几乎覆盖全部AI用HBM，并同步管控HBM相关的制造与封装设备。
H200放行：2026年1月起，H200改为逐案审批对华出口，每颗封装6个HBM3E堆栈——HBM以“封装在GPU里”的形式合法流入中国。
库存：SemiAnalysis估计，管制生效前中国累计获得约1,300万个HBM堆栈，并认为HBM而非逻辑芯片才是昇腾产量的瓶颈。

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差距在哪里最硬：DRAM工艺节点（1c级需要EUV）、TSV堆叠良率、设备可得性。但有几张牌值得看：

base die用成熟逻辑工艺。标准版HBM4的base die是12nm级逻辑，国内代工能力可覆盖（定制HBM4E已转向3nm/2nm）；中介层桥接芯片同理。
封装与设备有基础。据报道，通富微电、长电科技已参与长鑫HBM后段，北方华创、迈为等在提供HBM组装设备。
HBF是一条新赛道，护城河在NAND阵列与晶圆键合。SanDisk把“BiCS＋CBA”列为HBF的核心卖点，CBA就是把CMOS外围电路晶圆与存储阵列晶圆键合在一起；长江存储的Xtacking于2018年发布、2019年起随64层产品量产。如果HBF成立，这是国产存储离前沿最近的一块拼图（受实体清单等因素制约，本文仅作技术判断，不构成投资建议）。
推理侧的LPDDR路线门槛更低。SOCAMM类方案对工艺和封装的要求远低于HBM。

把技术、钱和中国放在一起，2029年之后会走向哪里？我们给出三种情景，各配一个概率。

十八、2029–2038：三种结局，和你该盯住的八个信号