NMOS 堆叠 PMOS ：泛林把 CMOS 堆过 1nm！|cmos|nmos|pmos|场效应晶体管|堆叠|泛林

随着半导体产业向 10 埃（Å）节点之后推进，传统晶体管设计正在触及微缩的根本极限。
研究团队使用 SEMulator3D® 验证了一种自对准互补场效应晶体管（SA-CFET）方案，它有望开启芯片性能、能效与设计灵活性的下一个时代。

随着尺寸持续缩小，传统的环绕栅极（GAA）纳米片晶体管可能面临日益严峻的挑战，包括漏电、迁移率、电阻以及制造变异性等问题。

一种新提出的自对准互补场效应晶体管（Self-Aligned Complementary FET，SA-CFET）架构通过将 N 沟道金属氧化物半导体（NMOS）器件与 P 沟道金属氧化物半导体（PMOS）器件垂直堆叠，并采用自对准工艺模块来提升密度与可制造性，从而应对上述限制。

什么是 CFET？

互补场效应晶体管（CFET）是一种将 NMOS 与 PMOS 器件垂直堆叠的晶体管架构。与左右并排的器件布局相比，这种结构可以缩小单元面积、增大有效沟道宽度，并改善静电控制。

Semiverse® Solutions 团队借助 SEMulator3D®，利用数字孪生（digital twin）工艺建模证明：这种自对准架构可支持静态随机存取存储器（SRAM）与逻辑单元，实现面积仅 0.0094 μm² 的 SRAM 位单元——相比 N3 工艺缩小 52.7%，并在所有关键接触层上保持至少 10 nm 的套刻（overlay）窗口。

为什么 10 埃之后的晶体管微缩如此困难

许多专家认为，当前最先进的晶体管架构——硅基 GAA 纳米片——在 10 埃节点之后可能出现物理与制造层面的问题。这些挑战包括：

栅长缩短带来的源漏隧穿与漏电流增加
沟道厚度减薄引发的迁移率下降、表面散射与制造难题
晶体管尺寸缩小导致的接触电阻与寄生电阻问题
制造变异性在 10 埃节点之后可能严重影响良率

在这些挑战之下，仅靠缩小有源区、栅极或金属图形间距（metal patterning pitch）来压缩纳米片器件面积或提升器件密度，正变得越来越困难。

为什么 CFET 对 10 埃以下微缩至关重要

CFET 架构将 PMOS 与 NMOS 垂直堆叠，可实现显著的面积缩减、通过更大的有效沟道宽度提升性能，并改善静电特性。然而，CFET 架构自身也面临关键的集成挑战：金属栅隔离的复杂度，以及可能造成电学短路或断路的接触孔拥挤（contact crowding）问题。这些问题在尺寸更小时会进一步加剧，因而需要创新的可扩展性解决方案。

自对准架构的工作原理

为应对这些挑战，我们提出了一种包含三个关键自对准模块的 SA-CFET 架构：SA-BPR（自对准埋入式电源轨，buried power rail）、SA-CT（自对准接触孔）和 SA-TSV（自对准硅通孔，through-silicon via）。

这些工艺模块扩大了边缘放置误差（edge placement error）窗口并缓解接触孔拥挤，从而改善工艺裕度。该架构采用非金属栅切割（non-metal gate cut）设计与中间介质隔离（middle dielectric isolation，MDI）来实现功函数分割。SA-CFET 保持了与 N3 规格的兼容性（42 nm 接触栅间距 CPP、21 nm 金属间距），并将对套刻精度敏感的工序转化为自对准工艺，以获得更好的可制造性。