本文提出五层MHC堆叠DRAM架构，并验证其64层扩展可行性。
本文译自长鑫科技发表于IEEE的技术论文，经整理编译后呈现，以飨读者。
摘要
堆叠型动态随机存取存储器（DRAM）技术作为继续推动制程微缩的一种手段，受到了广泛关注。在这方面，我们开发了一种五层水平单元结构，配备垂直字线（WL）和柱状电容器，从而实现了堆叠DRAM架构。该设计具有高开态与关态电流比（Ion/Ioff）约为1E8、陡峭的亚阈值斜率（SS）约为93 mV/dec，以及适中的阈值电压（Vt）0.76 V的优秀组合。我们提出并讨论了一种新颖的工艺集成方案，包括硼硅玻璃（BSG）/磷硅玻璃（PSG）封顶掺杂、双栅形成、沟道厚度优化以及器件电特性设计考虑。此外，我们还通过关键单元工艺的开发探讨了制造64层结构的可行性。这项研究表明，使用多层水平单元（MHCs）是进一步推动DRAM技术微缩的一个有前景的方法。
介绍
目前，1a（14纳米工艺节点）和1b（12～13纳米工艺节点）动态随机存取存储器（DRAM）产品已经商业化。然而，当技术发展到亚10纳米工艺节点时，传统的二维6F² DRAM正在接近其电学和物理微缩的极限。例如，极小特征图案化、降低单元泄漏电流、最小化金属线电阻，以及在给定设计规则下保持存储元件电容的难度正越来越大。受NAND演进路线图启发，如果DRAM单元能够像堆叠NAND一样在“Z”方向上垂直堆叠，单位单元面积将相当于二维单元面积除以堆叠层数。因此，单元面积微缩不仅取决于线宽和间距的微缩，还取决于层数的增加。这为在不使用EUV光刻的情况下微缩单元面积提供了可能。此外，随着单元阵列从二维过渡到堆叠结构，密度提升可能会超过传统趋势。
为延长微缩能力，已经提出了几种用于3D DRAM的新兴技术方法，例如基于IGZO的3D DRAM和无电容DRAM。基于IGZO的3D DRAM面临热敏感性、互扩散和团聚等挑战。无电容DRAM的工作机制和长期稳定性需要进一步研究。相比之下，基于硅的多层水平单元(MHC) DRAM由于与现有硅沟道技术和传统1T1C架构的兼容性，被认为在近期大规模生产中可能有优势。与堆叠型NAND不同，DRAM需要更高的单元晶体管性能。为了实现高驱动电流和低沟道泄漏，MHC堆叠DRAM架构使用了外延Si/SiGe多层堆栈。在该结构中，SiGe层在制造过程中被去除，而Si层保留用于作为存取晶体管沟道。目前，已经探索了两种与MHC结构相关的架构设计：一种是垂直位线(BL)，另一种是垂直字线(WL)。从结构角度看，两种设计的主要差异在于BL和WL的方向，这直接关系到不同的工艺集成策略。从电路设计和性能角度看，垂直BL结构固有地引入了更大的WL对WL耦合电容。相反，由于BL对BL电容较大，垂直WL结构对感测裕度施加了更大压力。
在这项研究中，我们开发了一种高密度堆叠DRAM架构，采用五层MHC、垂直WL和柱状电容器。展示了关键创新，如硼硅玻璃(BSG)/磷硅玻璃(PSG)封顶掺杂、双栅形成以及沟道厚度优化。该设计实现了优秀的Ion/Ioff比约为1E8，陡峭的亚阈值摆幅(SS)约为93 mV/dec，以及阈值电压(Vt)为0.76 V。测量了器件电学特性，并将实验结果与TCAD仿真进行了校准。此外，我们还展示了64层关键结构的形成，这得益于关键工艺单元的发展。
MHC结构与流程
A. MHC结构
图1展示了MHC的堆叠结构以及MHC结构关键组件的透射电子显微镜（TEM）图像，包括垂直WL、双栅晶体管和柱状电容器。
B. 工艺集成
图2展示了MHC工艺集成流程的关键步骤。首先，通过外延工艺在硅衬底上生长多层Si/SiGe堆叠结构[图2(a)]。随后，通过图案化和干法刻蚀定义有源区。一旦支撑结构形成，牺牲层SiGe可以被移除[图2(b)]。接着，通过额外的图案化定义存取晶体管和电容区域[图2(c)]。然后将晶体管沟道厚度减小到规定尺寸，并通过原子层沉积(ALD)掺杂技术进行沟道掺杂[图2(d)和(e)]。高质量的栅氧化层通过原位水汽生成工艺形成，然后沉积TiN金属形成栅电极和WL。存取晶体管的沟道由双栅结构控制，以确保Ion/Ioff比例满足要求[图2(f)]。轻掺杂漏极(LDD)的形成通过自对准掺杂工艺完成，用以抑制栅致漏极泄漏(GIDL)。BL接触通过硅横向凹槽形成，并填充高掺杂多晶硅作为晶体管源极。通过形成硅化物实现BL的欧姆接触。BL金属形成使用ALD TiN[图2(h)]。所有BL水平延伸至台阶架构，并与对应的台阶架构相连。本研究中引入了一种新型台阶架构，以最小化使用传统台阶架构（常用于堆叠NAND）时产生的寄生电容[图2(i)]。电容器的制造过程从硅横向凹槽开始。通过刻蚀掉硅并暴露存取晶体管的LDD区域，使用高掺杂多晶硅和硅化物形成存储节点接触。TiN沉积作为电容器底板。最后，沉积高k材料和顶电极(TiN和多晶硅)以形成电容器[图2(l)]。按照流程顺序，MHC器件的关键性能指标和工艺参数总结如表I所示。
五层流程开发讨论
堆叠型DRAM为持续微缩尺寸提供了一个很有前景的路径，但与此同时也伴随着一些必须解决的重大技术挑战。这些挑战包括在堆叠结构中进行精确掺杂、形成垂直双栅晶体管，以及制造柱状电容器等等。在这次讨论中，我们将深入探讨这些针对MHC架构的关键工艺开发挑战。
A.堆叠结构掺杂
由于传统离子注入不适合对高纵横比结构进行掺杂，我们采用了固态掺杂技术，随后进行热扩散处理，作为一种可行的解决方案。图3(a)展示了在结构化晶圆上的掺杂流程示意。BSG或PSG均匀沉积在堆叠结构的侧壁上，然后通过ALD工艺沉积一层薄的SiO2膜。SiO2膜作为封盖层，用于抑制在后续热处理过程中硼或磷的逸出。接着进行尖峰退火，以活化并将硼或磷驱入硅中。我们发现，在BSG/PSG沉积前的表面清洁度、BSG/PSG源浓度以及退火的热预算是控制硅中掺杂轮廓的关键因素，这可以通过方块电阻和二次离子质谱（SIMS）来表征。如图3(b)所示，掺杂浓度通过SIMS进行验证。由于SIMS束斑远大于MHC实际晶体管的尺寸，因此测量是在较大的硅区域上进行，以确保结果准确。
B.双栅形成
在这项研究中，采用了双栅形成工艺方案，并与栅隔离和沟道/LDD掺杂方案集成（见图4）。与使用聚晶硅-TiN栅的二维DRAM不同，MHC结构使用纯TiN栅，以满足功函数和WL电阻的要求。考虑到垂直WL设计，栅可以通过图形化和干法刻蚀实现，然后在浅沟槽隔离（STI）内部填充材料。随着层数的增加，需要高纵横比的干法刻蚀能力，并保证各层间刻蚀轮廓均匀。通过ISSG工艺结合ALD TiN沉积获得的高质量热氧化层，用于在沟道侧壁形成栅介质和金属栅。在沟槽底部和侧壁使用通孔刻蚀和高选择性湿法刻蚀来隔离WL。LDD区则通过自对准ALD掺杂工艺形成。
C.柱状电容器的形成
我们采用了柱状电容器设计，因为它在结构简单、易于实现和空间利用率高方面有优势，这使得每个单元的电容值可以增加（见图5）。在介电层方面，我们使用了成熟的ZrO/AlO/ZrO/AlO/TiO（ZAZAT）堆叠结构，该结构的介电常数（K）约为35，实现了每个单元2.7fF的电容。
64层关键单元工艺能力评估
随着堆叠DRAM层数在不久的将来持续增加，我们还通过开发关键单元工艺并利用64层堆栈作为测试载体来研究其可扩展性。
考虑到Ge晶格与Si存在4%的不匹配，SiGe/Si界面上不可避免地会出现位错缺陷，随着层数增加，这可能导致晶圆表面宏观缺陷。为了评估多层Si/SiGe外延的可靠性，我们展示了一个64层Si/SiGe薄膜堆栈。如图6(a)所示，通过优化外延工艺，Si/SiGe堆栈显示出高质量的单晶特性。
类似于堆叠NAND中高纵横比孔和缝隙的形成，堆叠MHC中此类结构的创建以及牺牲的SiGe替换也带来了重大挑战。如图6(b)所示，总共刻蚀了64层Si/SiGe多层薄膜，实现了大于40:1的纵横比（AR）。刻蚀过程之后，作为牺牲层的SiGe需要被高质量的介电材料替换，以确保层与层之间的隔离。挑战在于横向去除SiGe膜时，需要对Si以及其他暴露的介电材料具有高选择性。通过优化湿化学添加剂，我们实现了SiGe对Si的刻蚀选择性超过150:1。因此，在横向去除SiGe后，Si表面光滑且Si消耗可以忽略不计。
不同于2D-DRAM或逻辑晶体管中的沟道形成，MHC中的多层硅沟道是悬浮的，需要精确的工艺控制以将其修剪至所需尺寸。通过优化湿法工艺，已经展示了良好的Si表面粗糙度和层间刻蚀量均匀性，如图6(c)所示。
器件电学特性
A.TCAD仿真
为了满足DRAM器件的要求，我们采用TCAD仿真来确定关键的晶体管参数。图7展示了通过TCAD仿真的MHC阵列结构和尺寸。与传统的二维DRAM相比，MHC晶体管天生容易受到浮体效应的影响。在反转模式下，当位线脉冲从高电平（BLH）变为低电平（BLL）时，数据保持性会受到影响。研究表明，全耗尽型沟道可以抑制多余载流子的积累。因此，减薄沟道厚度成为控制浮体效应的有效策略，推荐沟道厚度在10nm左右或更小。然而，由于界面粗糙度导致的量子限制效应，沟道厚度受到一定限制。此外，我们的TCAD仿真表明，当沟道宽度低于5nm时，带间隧穿漏电流趋于加剧，尤其是在栅极和漏极电压偏置为−4V时。考虑到多层之间的差异，我们将目标沟道厚度保持在12nm。另一方面，较长的LDD长度和较低的LDD浓度有助于通过抑制带间隧穿引起的GIDL来改善漏电性能。
B.电学特性
我们系统地研究了关键尺寸(CD)的分割，以评估其对器件电学特性的影响。为了同时满足低漏电流和高开启电流(Ion)的要求，我们采用了延长的LDD区域(>45nm)并优化了掺杂剖面，同时进一步进行掺杂工程优化。与此同时，精确的硼(B)沟道掺杂控制被认为是阈值电压(Vt)和亚阈值摆幅(SS)调节的关键。我们的结果显示，硼浓度约为5×10¹⁸cm⁻³可以在陡峭的SS和理想的Vt特性之间达到最佳平衡。如图8(a)所示，ID–VG曲线通过施加NC=0.5/1V和BL=0V，同时将WL电压从−1扫至3V获得。器件实现了93mV/dec的陡峭SS值，从而实现了1E8的高开关比。此外，Vt的合适值为0.76V。总体来看，这些结果确认我们的MHC晶体管表现出优异的性能。如图9所示，柱状电容器也得到了成功验证，其中存储电容(Cs)满足堆叠DRAM的电学目标要求。
结论
在这项研究中，我们成功展示了用于堆叠DRAM架构的五层水平单元实现方案，其中包含垂直字线(WL)和柱状电容器。所制造的器件实现了卓越的电学性能，包括约1×10^8的高Ion/Ioff比率、93mV/dec的陡峭亚阈值摆幅，以及0.76V的最佳阈值电压。我们提出的新型工艺集成方案——涵盖BSG/PSG封顶掺杂、双栅形成、沟道厚度优化和器件电学特性——并给出了量化性能分析。此外，我们建立了支持64层制造的关键单元工艺，展示了该架构的可扩展性潜力。这些结果验证了MHC方法作为下一代堆叠DRAM实现方案的可行性。
*声明：本文系原作者创作。文章内容系其个人观点，我方转载仅为分享与讨论，不代表我方赞成或认同，如有异议，请联系后台。
热门跟贴