苹果下一代芯片，采用新封装|amd|台积电|处理器|苹果公司

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根据TF International 分析师郭明淇在网上发布的一份报告，苹果的 M 系列芯片即将采用全新的设计。一向可靠的郭明池表示，M5 系列芯片将由台积电采用其第三代 N3P 3nm 工艺节点生产。郭明池表示，M5 将于明年上半年开始量产。2025 年下半年，M5 Pro/Max 将量产，M5 Ultra 将于 2026 年量产。

重大新闻是，据郭明錤称，M5 Pro、M5 Max 和 M5 Ultra 将使用台积电的新封装，即 SoIC-mH（水平集成芯片成型系统）。这种封装工艺将改善散热性能（对于半导体而言，降低温度始终很重要）和生产良率。想知道生产良率有多重要吗？问问三星代工厂，其糟糕的生产良率可能已经使其损失了一些业务。

更有趣的是高端 M5 系列硅片的设计变化，涉及使用单独的 CPU（中央处理器）和 GPU（图形处理器）芯片。智能手机上使用的应用处理器使用片上系统 (SoC) 设计，将 CPU、GPU 和其他组件集成到单个芯片中。借助 SoIC-mH 封装改善组件的散热性能，芯片可以在需要节流以降低热量之前以最大速度和功率运行更长时间。

另一方面，采用SoC设计可以减小集成芯片的尺寸。单个SoC芯片还可以实现芯片组件之间更快的通信，从而降低延迟。

郭在帖子中表示，苹果将使用高端 M5 芯片为这家科技巨头用于Apple Intelligence的私有云计算 (PCC) 服务器提供支持。郭表示，高端 M5 芯片比目前用于 PCC 服务器的芯片更适合 AI 应用。M2 Ultra 目前部署在苹果的大多数 PCC 服务器上。上个月的一份报告称，苹果正在与富士康洽谈在台湾建造新的 AI 服务器，该服务器将采用 M4 系列芯片组。

台积电除了苹果之外，还有其他客户使用 SoIC 封装（集成芯片系统）。虽然苹果是台积电最大的 SoIC 客户，但 AMD 位居第二，其次是 AWS 和高通。

台积电SoIC，进展神速

台积电的 3D 堆叠系统级集成芯片 (SoIC) 先进封装技术将快速发展。在该公司最近的技术研讨会上，台积电概述了一份路线图，到 2027 年，该技术将从目前的 9μm 凸块间距一路缩小到 3μm 间距，将 A16 和 N2 芯片组合堆叠在一起。

台积电拥有多项先进封装技术，包括 2.5D CoWoS 和 2.5D/3D InFO。也许最有趣（也是最复杂）的方法是他们的 3D 堆叠集成芯片系统 (SoIC) 技术，这是台积电对混合晶圆键合的实现。混合键合允许将两个先进的逻辑器件直接堆叠在一起，从而实现两个芯片之间的超密集（和超短）连接，主要针对高性能部件。目前，SoIC-X（无凸块）用于特定应用，例如 AMD 的 CPU 3D V 缓存技术，以及他们的 Instinct MI300 系列 AI 产品。虽然采用率正在增长，但当前这一代技术受到芯片尺寸和互连间距的限制。

但如果一切按照台积电的计划进行，这些限制预计很快就会消失。SoIC-X 技术将快速发展，到 2027 年，将有可能组装一个芯片，将台积电尖端 A16（1.6 纳米级）上制造的掩模版大小的顶部芯片与使用台积电 N2（2 纳米级）生产的底部芯片配对。这些芯片将依次使用 3μm 键合间距硅通孔 (TSV) 连接，密度是当今 9μm 间距的三倍。如此小的互连将允许总体上更大的连接数量，从而大大提高组装芯片的带宽密度（从而提高性能）。

改进的混合键合技术旨在让台积电的大型 HPC 客户（AMD、博通、英特尔、NVIDIA 等）能够为要求苛刻的应用构建大型、超密集的分解式处理器设计，在这些应用中，芯片之间的距离至关重要，所用的总面积也很重要。同时，对于只注重性能的应用，可以将多个 SoIC-X 封装放置在 CoWoS 中介层上，以更低功耗获得更高的性能。

除了针对需要极高性能的设备开发无凸块 SoIC-X 封装技术外，台积电还将在不久的将来推出凸块 SoIC-P 封装工艺。SoIC-P 专为更便宜的低性能应用而设计，这些应用仍需要 3D 堆叠，但不需要无凸块铜对铜 TSV 连接带来的额外性能和复杂性。这种封装技术将使更广泛的公司能够利用 SoIC，虽然台积电不能代表其客户的计划，但更便宜的技术版本可能会使其适用于更注重成本的消费者应用。

根据台积电目前的计划，到 2025 年，该公司将提供正面对背面 (F2B) 凸块 SoIC-P 技术，该技术能够将 0.2 光罩大小的 N3（3 纳米级）顶部芯片与 N4（4 纳米级）底部芯片配对，并使用 25μm 间距微凸块 (µbump) 进行连接。2027 年，台积电将推出正面对背面 (F2F) 凸块 SoIC-P 技术，该技术能够将 N2 顶部芯片放置在间距为 16μm 的 N3 底部芯片上。