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自诞生以来，BCD 技术就充分利用了两种主要技术（多晶硅栅极 CMOS 和 DMOS 电源架构）在同一芯片上的集成。它与双极元件的兼容性使得能够创建将数字和模拟控制与高效电源管理部分相结合的 SoC（片上系统）。BCD 工艺的生成基于 CMOS 基线和新光刻节点的几何缩放规则，以实现所有集成功能的面积和成本的总体降低。从历史上看，BCD 技术平台的发展受到关键应用领域的推动，例如用于计算的硬盘驱动器和用于工业应用的运动控制。
BCD（双极 CMOS DMOS）是一种用于驱动高压元件的工艺，广泛应用于音频放大器、RF（射频）和汽车工业等各种应用。它是电源 IC 的一项关键技术。该工艺涉及用于精确模拟功能的双极、用于数字设计的 CMOS 和用于电源和高压的 DMOS。这意味着单个芯片具有图 1.1 所示的三种功能。这三个功能部分的设计具有不同的开发和优化标准。
然而，它们的集成对于实现正确的系统功能至关重要。每个部分都无法独立实现系统的预期目的。它们必须协同工作才能提供所需的整体功能。为了实现最佳性能并最大限度地减少由于耗散而产生的自热，重要的是将不同部分尽可能靠近彼此。这种接近性可以减少寄生效应，最大限度地减少信号延迟，并通过允许整个芯片高效散热来增强热管理，如图 1.2 所示。
BCD（双极 CMOS DMOS）
典型的 BCD 技术在同一工艺中提供低压逻辑 CMOS 晶体管、高压晶体管、二极管、电阻器和 MIM 电容器。BCD 工艺具有寄生双极晶体管，非常适合制作带隙基准等模拟电路。
图 1.1
图 1.2
使用BCD技术的优点：
提高系统可靠性
减少电磁干扰
更小的芯片面积
高能源效率
BCD技术架构
图 2.1
C- 集电极，B- 基极，E- 发射极，S – 源极，G – 栅极，D – 漏极，B – 本体
上图2.1给出了典型的BCD技术架构。
上图3.1显示了BCD技术工艺流程。
BCD工艺流程概述：
从块状基底开始：
厚硅晶片。
大量掺杂 p 型杂质。
外延沉积：
基板上生长一层薄薄的略带 p 掺杂的硅层。
使用外延（epi）沉积技术。
外延层的用途：
作为后续制造步骤的起点。
对于半导体器件制造至关重要。
掺杂水平考虑（平衡掺杂水平）：
基板电阻：
它不应太低，以避免基板中的电阻过大而损害器件性能。
硅的晶体结构不应太高，因为它可以确保制造的器件具有良好的电气性能和可靠性。
该工艺流程从块状衬底开始，块状衬底是一块掺杂大量 p 型杂质的厚硅晶片。
当电流注入衬底时，衬底电阻越小，噪声越低，电气稳定性越高。这是因为衬底和隔离环形成的寄生双极晶体管不太可能被较大的电流触发。
保持低衬底电阻有助于最大限度地减少寄生效应并提高半导体器件的整体性能和可靠性。
接下来，我们注入埋层，即通过非常表面地注入锑（Sb）离子而创建的高度N掺杂区域。
随后，在埋层上方生长出新的 P 型外延层来容纳有源区。
然后实施深沟槽隔离，以实现芯片不同部分之间的横向隔离，其中性能和噪声抑制至关重要。该技术涉及在基板上蚀刻深沟槽并用二氧化硅 (SiO2) 等介电材料填充。
深沟槽隔离可有效隔离半导体器件的有源区，从而减少串扰、漏电流和其他可能降低性能并增加噪声的有害相互作用。这种隔离技术在高性能集成电路中尤为重要，因为精确控制电气隔离对于实现最佳功能至关重要。
随后，为集成电路定义有源区。根据技术节点和特定设计规则，半导体晶圆上的有源区可以分配给单个器件或多个器件。这种分配取决于各种因素，例如所需的电路功能、布局约束以及设计所需的集成度。
在半导体设计中，防止不同有源区域之间的电流流动至关重要。这通常通过有效的隔离技术来实现，例如局部氧化硅 (LOCOS) 或采用浅沟槽隔离 (STI)。
接下来，我们植入需要最大热预算的阱（HV 阱）。具体来说，它们是隔离阱（衬底内的隔离区域，可防止电路不同部分之间的电气相互作用）、LD-MOSFET 的阱（n 阱或 p 阱，以优化其性能并将它们与芯片上的其他组件隔离），以及高压 n-MOS 和 p-MOS 的主体（隔离以确保正确偏置并防止可能导致设备故障或损坏的意外电流）。
在半导体制造中，完成注入工艺后，衬底会在炉中经历热退火工艺。此退火步骤对于激活注入衬底的掺杂剂以及修复注入过程中造成的晶体损伤至关重要。
退火工艺通常涉及在受控环境中将晶圆加热至高温，使掺杂剂扩散到硅晶格中并形成所需的电结。这种热处理还有助于缓解晶体结构中的应力，从而提高所制造的半导体器件的整体质量和可靠性。
我们还植入了需要最低热预算的阱（LV 阱）。植入后，基板通过快速热退火 (RTA) 进行必要的热处理。
在半导体制造中，MOSFET 晶体管的栅极氧化物是使用原位蒸汽生成 (ISSG) 工艺生长的。该方法涉及原位生成蒸汽 (H2O)，通常通过晶圆表面的氢 (H2) 与氧 (O2) 发生反应。然后使用蒸汽生长一层薄薄的二氧化硅 (SiO2)，用作栅极氧化物。
对于高压器件，首先将栅极氧化物生长到其所需的最大厚度。随后，执行掩蔽步骤，其中应用掩膜来定义需要氧化物的区域。然后蚀刻掉氧化物的暴露区域，只在所需区域留下栅极氧化物。栅极氧化物继续生长，重点是实现所需的最终厚度。这种生长可以根据需要部分延伸到高压区域，确保整个基板的均匀性和适当的绝缘性。
在掺杂厚的多晶硅层后，将高剂量的硼或砷注入需要创建 n+ 或 p+ 区域的特定区域。在进行金属接触的特定区域形成硅化物层。硅化物层的形成有效地将半导体-金属结转变为金属-金属结。最后一步是后端 (BEOL) 工艺，指的是涉及金属互连集成的制造最后阶段。
通常，MIM 电容器用于 BCD 技术，因为它们可以最大限度地减少寄生电容到基板。MIM 电容器最好在技术 BEOL 的上部金属层之间实现。MIM 电容器的另一个优点是它们可以堆叠在有源元件上方，与其他解决方案相比，可以减小芯片尺寸。
CMOS 中的 PMOS/NMOS 器件最常见的有四个端子（栅极源极漏极体），但在我们的设计中，我们有七个 PMOS 端子和六个 NMOS 端子器件，分别如下图 4.1 和图 4.2 所示。
我们设备中的其他三个终端是：
DPW（深P阱）-深P阱屏蔽了包含PMOS晶体管的N阱，防止其从外延层而不是N阱作为电荷收集电极收集信号电荷。
ISO NBL（隔离 N 型埋层）——用于实现不同电压下工作的电路之间的隔离或防止噪声通过公共 P 衬底耦合。它用作 P 衬底内的 N 型掺杂剂埋层。该层有效地将衬底的不同区域彼此隔离，防止意外的电气相互作用并减少电路之间的噪声传播。ISO NBL 有助于最大限度地减少通过衬底的噪声耦合。
SUB ISO（隔离基板）——数字模块中的大量开关可能会影响 RF 和模拟模块的性能，反之亦然。我们可以将电路的各个模块相互隔离，这样 RF 和数字模块之间通过基板的耦合就会最小。当然，电源线和地线之间存在相互作用，必须单独解决。
这种隔离使得HVNW（高压N阱）和NBL（N埋层）处于不同的电位。
DPW端子连接地线，NBL端子连接电源线，SUB端子连接地线。
ISO环的层信息如图5.1所示。
所有 PMOS 和 NMOS 器件簇都放置在隔离环中，如下图 5.2 所示。
为了使用典型的 MOS（金属氧化物半导体）器件处理高压信号，器件端子通常会浮动，从而能够灵活地处理高压信号，同时保持操作完整性并防止电气应力。在 CMOS（互补金属氧化物半导体）工艺中，基板浮动确实会降低性能，这主要是由于基板的电阻率较低。
为了解决与衬底浮动相关的挑战并提高 CMOS 设计的性能，采用了三阱结构。该结构有效地将晶体管主体和深 N 阱与衬底隔离，从而实现单独偏置。由于寄生电容和其他因素，隔离效果会随频率而变化。在低频下，隔离通常很有效，因为隔离区域（例如深 N 阱和衬底之间）之间的关态电阻很高。这种高电阻可最大限度地减少漏电流并防止不同区域之间的信号直接耦合。
https://www.design-reuse.com/articles/56607/bcd-technology-a-unified-approach-to-analog-digital-and-power-design.html
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