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人工智能的迅猛发展正在从根本上重塑计算架构。随着人工智能模型参数规模达到数万亿级，传统的性能提升方法已不再适用。取而代之的是，业界正步入一个新时代，系统级创新、先进封装和3D集成正成为推动进步的主要动力。这种转变反映了计算领域更广泛的变革，性能提升越来越取决于整个系统的设计和集成水平，而非单个晶体管的尺寸大小。
人工智能计算需求正呈指数级增长，导致所需性能与传统硅芯片扩展能力之间的差距日益扩大。弥合这一差距需要超越芯片本身的创新。最重要的转变在于，人工智能性能如今不再仅仅取决于硅芯片，而是取决于系统层面。未来的性能提升将取决于计算、内存、互连和电源系统如何有效地集成到一个统一的整体中。这标志着从以器件为中心的优化向全栈协同设计转变，其影响范围从晶体管技术一直延伸到数据中心架构。
现代人工智能系统面临的关键瓶颈不再是计算，而是数据传输。跨芯片传输数据所需的能量可能比在单个芯片内传输数据高出50倍。同时，数据传输会占用系统的大部分资源，通信延迟会显著降低加速器的利用率。这种转变使得互连效率成为设计的核心优先事项。提高带宽、降低延迟和最小化每比特能耗，对于释放系统整体性能至关重要。
随着人工智能模型规模的不断扩大，内存需求增长速度甚至超过了计算能力的增长速度。诸如长上下文处理和多模态人工智能等新兴工作负载，正推动内存容量和带宽需求呈指数级增长。系统正从千兆字节级内存配置过渡到太兆字节级配置，同时对延迟的要求也越来越低。然而，内存技术的进步速度却不及计算技术，导致这种不平衡日益加剧。因此，克服这一“内存瓶颈”对于人工智能的持续发展至关重要，这也推动了高带宽内存和内存集成策略的快速创新。
计算密度的提升，特别是3D堆叠技术的应用，导致了功率密度和发热量的相应增加。这些因素正迅速成为人工智能系统扩展的限制因素。如果供电、能效和散热方面没有显著进步，性能的提升将无法持续。因此，功率和散热不再是次要因素，而是系统设计和整体性能的核心所在。
为了应对这些挑战，先进的3D结构技术正成为下一代人工智能系统的基础。这些技术能够将多个芯片和组件集成到高效、高性能的系统中。诸如3D芯片堆叠等创新技术显著提高了互连密度，从而减少了数据传输距离和能耗。先进的封装平台使得逻辑电路和存储器能够紧密集成，从而实现带宽和容量的大幅扩展。与此同时，高带宽存储器也在不断发展，提供更高的吞吐量和更佳的能效。这些进步共同作用，使封装不再仅仅是辅助技术，而是成为系统性能的主要驱动力。
着电气互连技术接近其物理极限，共封装光器件正成为高速数据传输的一种极具前景的解决方案。通过将光子技术直接集成到计算硬件中，这种方法能够显著提高电源效率并降低延迟。此外，它还为数据中心网络提供了一条可扩展的发展路径，满足日益增长的对更高带宽和更低能耗的需求。这一发展趋势预示着光技术将作为未来人工智能基础设施的关键推动因素，其应用范围正在不断扩大。
展望未来，系统集成正朝着晶圆级架构发展，在这种架构中，整个系统构建在单个基板上。这种方法能够实现前所未有的集成密度，同时降低传统互连带来的开销。通过最大限度地缩短通信距离并提高效率，晶圆级集成为突破传统封装方法的限制，扩展人工智能性能提供了一条强有力的途径。
随着人工智能系统日益复杂，孤立地优化各个组件已不再足够。业界正越来越多地采用系统技术协同优化（System Technology Co-Optimization）方法，该方法同时考虑芯片设计、封装、互连、电源供应和散热性能。这种整体方法确保系统的所有部分都能高效协同工作，从而提升整体性能和能效。它代表着硬件系统构思和开发方式的根本性转变。
人工智能硬件的未来不再仅仅取决于硅芯片的规模化。相反，它将由封装、互连、存储系统和能效方面的进步共同塑造，而所有这些进步都将通过系统级设计整合起来。在这种新范式下，系统本身成为创新的核心单元。成功取决于跨多个领域进行整合并实现整体优化的能力。随着这一变革的持续推进，显而易见，“系统”实际上已经变成了新的芯片，重新定义了人工智能时代性能的实现方式。
台积电的SoIC路线图
随着先进封装技术在人工智能和高性能计算设计中发挥越来越重要的作用，台积电正朝着更精细的互连间距和更紧密的集成方向推进其 3D 芯片堆叠路线图。
台积电在圣克拉拉举行的 2026 年北美技术研讨会后发布了更新后的 SoIC 路线图，指出其间距将从目前的 6 微米缩小到 2029 年的 4.5 微米。这一方向至关重要，因为混合键合芯片堆叠的间距缩小直接影响芯片之间可放置的垂直互连数量。
台积电在2026年北美技术研讨会上另行宣布，A14-to-A14 SoIC将于2029年投入量产，其芯片间I/O密度比N2-on-N2 SoIC高1.8倍。该公司将这项技术定位为其更广泛的3DFabric先进封装系列的一部分，该系列还包括CoWoS和InFO。
台积电SoIC路线图超越了横向扩展
SoIC，即系统级芯片，是台积电用于异构芯片集成的3D堆叠技术。在其3DFabric技术页面上，台积电将SoIC描述为一种超高密度垂直堆叠技术，旨在缩小尺寸、提高性能并降低电阻、电感和电容。
从背对背堆叠到面对面堆叠是关键的技术变革。在背对背设计中，信号仍然需要经过更复杂的路径，包括下芯片中的硅通孔。而在面对面堆叠中，两个芯片的有源金属层直接对齐，并通过混合铜键合连接，从而缩短了芯片间的传输路径。
据Tom's Hardware报道，博通公司指出，背对背堆叠的实际信号密度约为 1500 个信号/平方毫米，而面对面堆叠的信号密度则高达 14000 个信号/平方毫米。实际优势在于堆叠芯片间更高的带宽和更低的延迟，但散热和制造方面的挑战依然存在。
富士通莫纳卡对台积电的SoIC路线图进行了早期测试
富士通的Monaka处理器是首批有望受益于面对面芯片堆叠技术的高端系统之一。博通公司在2月份表示，已开始出货一款基于其3.5D XDSiP平台的2纳米定制计算SoC，该平台结合了2.5D集成和3D IC堆叠技术，并采用了面对面堆叠工艺。
该平台正被用于富士通的Monaka计划，博通表示，它允许计算、内存和网络I/O在一个紧凑的封装中独立扩展。此前，eeNews Europe曾报道过博通的3.5D平台与富士通Monaka计划的关联。
Monaka处理器面向人工智能和高性能计算工作负载，此前eeNews Europe的报道指出，富士通正在使用Armv9-A架构，并针对机器学习和人工智能工作负载扩展SVE2功能。该处理器预计将于2027年上市，届时将接近首批商用系统，这些系统将检验高密度面对面芯片堆叠技术能否从路线图阶段过渡到实际生产阶段。
封装成为规模化发展的引擎
台积电的SoIC路线图与更广泛的行业变革相契合。随着前端工艺改进成本越来越高且难度越来越大，代工厂和芯片设计人员正将更多性能提升工作转移到封装环节：更大的中介层、更密集的芯片间链路、堆叠式缓存、HBM集成以及共封装光学器件。
台积电的2029年目标并不意味着所有先进处理器都会采用密度最高的SOIC封装方案。成本、良率、散热限制和设计复杂性仍然会决定最终的采用情况。但该路线图表明，台积电将垂直整合视为其先进节点战略的核心组成部分，而非一种小众封装选项。
（来源：编译自semiwiki）
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